SN74SSTU32864NMJR

这款25位1:1或14位1:2可配置寄存器缓冲器专为1.7 V至1.9 V的VCC工作电压而设计。在1:1引脚配置中，每个DIMM仅需一个器件即可驱动九个SDRAM负载。在1:2引脚配置中，每个DIMM需要两个器件来驱动18个SDRAM负载。 除LVCMOS复位（RESET）和LVCMOS控制（Cn）输入外，所有输入均为SSTL_18。所有输出均为边缘控制电路，针对未端接的DIMM负载进行了优化，并符合SSTL_18规范。 SN74SSTU32864采用差分时钟（CLK和CLK）工作。数据在CLK上升沿和CLK下降沿交叉时进行寄存。 C0输入控制1:2引脚从寄存器A配置（低电平时）到寄存器B配置（高电平时）的引脚配置。C1输入控制引脚配置从25位1:1（低电平时）到14位1:2（高电平时）的转换。在正常操作期间，不应切换C0和C1。应将它们硬连接到有效的低电平或高电平，以将寄存器配置为所需模式。在25位1:1引脚配置中，A6、D6和H6端子被驱动为低电平，不应使用。 该器件支持低功耗待机操作。当RESET为低电平时，差分输入接收器被禁用，允许未驱动（浮空）的数据、时钟和参考电压（VREF）输入。此外，当RESET为低电平时，所有寄存器被复位，所有输出被强制为低电平。LVCMOS RESET和Cn输入始终必须保持在有效的逻辑高电平或低电平。 两个VREF引脚（A3和T3）在内部通过约150 Ω连接在一起。但是，只需将两个VREF引脚中的一个连接到外部VREF电源即可。未使用的VREF引脚应用VREF耦合电容进行端接。 该器件还通过监控系统片选（DCS和CSR）输入来支持低功耗有源操作，当DCS和CSR输入均为高电平时，将禁止Qn输出改变状态。如果DCS或CSR输入为低电平，Qn输出将正常工作。RESET输入优先于DCS和CSR控制，并将输出强制为低电平。如果不需要DCS控制功能，可以将CSR输入硬接地，在这种情况下，DCS的建立时间要求与其他D数据输入相同。 为确保在提供稳定时钟之前寄存器输出明确，在上电期间必须将RESET保持在低电平状态。

• 引脚配置优化DDR-II DIMM PCB布局
• 可配置为25位1:1或14位1:2
• 片选输入可禁止数据输出改变状态，最小化系统功耗
• 输出边缘控制电路可最小化未端接线中的开关噪声
• 支持SSTL_18数据输入
• 差分时钟（CLK和CLK）输入
• 控制和RESET输入支持LVCMOS开关电平
• RESET输入可禁用差分输入接收器、复位所有寄存器并将所有输出强制为低电平
• 闩锁性能超过JESD 78 II类标准的100 mA
• ESD保护超过JESD 22标准
  • 5000 V人体模型（A114-A）
  • 200 V机器模型（A115-A）
  • 1000 V带电器件模型（C101）