MC100LVE310FNR2G

MC100LVE310是一款低压、低偏斜的2:8差分ECL扇出缓冲器，专为时钟分配而设计。该器件采用全差分时钟路径，可最大程度减少器件和系统的偏斜。LVE310提供两个可选时钟输入，以便将冗余或测试时钟集成到系统时钟树中。

为确保满足严格的偏斜规格要求，即使仅使用差分输出的一侧，也必须将两侧都端接至50 Ω。在大多数应用中，所有八对差分输出都会被使用并进行端接。若使用的输出对少于八对，则必须至少端接与使用的输出对相邻的输出对，以保持最小偏斜。若不遵循此准则，将导致所使用输出的传播延迟出现小幅下降（约10 - 20 ps），虽然这对大多数设计不会造成严重影响，但会导致偏斜增加。请注意，封装角将输出相互隔离，因此上述准则仅适用于封装同一侧的输出。

与大多数ECL器件一样，MC100LVE310可在LVPECL模式下由正VCC电源供电。这使得LVE310可用于+3.3 V系统中的高性能时钟分配。设计人员可利用LVE310的性能，在背板或电路板上分配低偏斜时钟。在PECL环境中，通常使用串联或戴维南线路端接，因为它们无需额外的电源；若需要并联端接，则需提供VCC - 2.0 V的端接电压。

VBB引脚是一个内部生成的电压源，仅该器件可用。在单端输入条件下，未使用的差分输入连接到VBB作为开关参考电压。VBB也可对交流耦合输入进行再偏置。使用时，通过0.01 μF电容对VBB和VCC进行去耦，并将源电流或灌电流限制在0.5 mA。不使用时，VBB应悬空。

• 器件间偏斜200 ps
• 输出间偏斜50 ps
• PECL模式工作范围：VCC = 3.0 V至3.8 V，VEE = 0 V
• NECL模式工作范围：VCC = 0 V，VEE = -3.0 V至 -3.8 V
• 所有输入悬空或接VEE时，Q输出默认低电平
• 100系列具备温度补偿功能
• 这些器件无铅、无卤素且符合RoHS标准