71T75602S133PF

IDT71T75602/802是2.5V高速18,874,368位（18兆位）同步静态随机存取存储器（SRAM）。它们旨在消除在读写或写读之间切换总线时的总线死周期，因此被命名为ZBT™，即零总线 turnaround。地址和控制信号在一个时钟周期内施加到SRAM，两个周期后发生相关的数据周期，无论是读还是写。IDT71T75602/802包含数据输入输出、地址和控制信号寄存器。输出使能是唯一的异步信号，可用于在任何给定时间禁用输出。时钟使能CEN引脚允许IDT71T75602/802在必要时暂停操作。当（CEN）为高电平时，所有同步输入被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚（CE1上划线、CE2、CE2上划线），允许用户在需要时取消选择设备。如果在ADV/LD为低电平时这三个引脚中的任何一个未被置位，则无法启动新的内存操作。然而，任何未完成的数据传输（读或写）将完成。芯片被取消选择或启动写操作后两个周期，数据总线将呈三态。IDT71T75602/802有一个片上突发计数器。在突发模式下，IDT71T75602/802可以为呈现给SRAM的单个地址提供四个周期的数据。突发序列的顺序由LBO输入引脚定义。LBO引脚在线性和交错突发序列之间进行选择。ADV/LD信号用于加载新的外部地址（ADV/LD上划线 = 低电平）或递增内部突发计数器（ADV/LD上划线 = 高电平）。IDT71T75602/802 SRAM采用高性能2.5V CMOS工艺，并封装在JEDEC标准的14mm x 20mm 100引脚薄塑料四方扁平封装（TQFP）以及119球栅阵列（BGA）中。

• 512K x 36、1M x 18内存配置
• 支持高性能系统速度 - 200 MHz（3.2 ns时钟到数据访问）
• ZBT™特性 - 读写周期之间无死周期
• 内部同步输出缓冲器使能，无需控制OE
• 单读写（READWRITE）控制引脚
• 正时钟沿触发的地址、数据和控制信号寄存器，适用于全流水线应用
• 4字突发能力（交错或线性）
• 单个字节写入（BW1上划线 - BW4上划线）控制（可连接为有效）
• 三个芯片使能，便于简单的深度扩展
• 2.5V电源（±5%）
• 2.5V输入输出电源（VDDQ）
• 由ZZ输入控制的掉电功能
• 边界扫描JTAG接口（符合IEEE 1149.1标准）
• 封装在JEDEC标准的100引脚塑料薄四方扁平封装（TQFP）、119球栅阵列（BGA）中