AD9531BCPZ-REEL7

AD9531 提供多输出时钟发生器功能以及三个片上锁相环 (PLL) 内核，其输出频率和格式可通过 SPI 编程。 PLL1 提供两个参考输入和 10 个输出，并包含四种用户可选的环路配置。该 PLL 具有完全集成的环路滤波器，仅需一个外部电容（或一个串联 RC 网络）。PLL1 可提供高达 400 MHz 的宽范围输出频率，并且能够与外部压控晶体振荡器 (VCXO) 和环路滤波器配合工作，而非使用集成压控振荡器 (VCO) 和环路滤波器。 PLL2 是一个整数 N 型 PLL，提供单个参考输入和 12 个输出。PLL2 从 REF2_x 源合成高达 400 MHz 的输出频率，并将输出时钟与输入参考同步。 PLL3 提供单个参考输入和两个输出。PLL3 从 REF3_x 源合成高达 400 MHz 的输出频率，并将输出时钟与输入参考同步。 AD9531 采用 88 引脚 LFCSP 封装，工作温度范围为 -40℃ 至 +85℃。

• 3 个完全集成的 PLL/VCO 内核（PLL1、PLL2 和 PLL3）
• 抖动性能：典型值为 0.462 ps rms（PLL1，分数 N 模式，12 kHz 至 20 MHz 带宽）
• 每个 PLL 的参考丢失和锁定检测
• 引脚可配置的通用频率转换
• 上电时所有输出自动同步
• 手动输出同步功能
• 采用 88 引脚 LFCSP 封装
• PLL1 详细信息：分数 N/整数 N 模式；可选外部 VCXO；固定延迟模式，用于恒定静态相位偏移；2 个参考时钟输入；输入格式：差分/单端；频率范围：9.5 MHz 至 260 MHz；参考切换：手动/自动；10 个超低抖动 HSTL/CMOS 输出，最高可达 400 MHz
• PLL2 详细信息：整数 N 模式（1 个参考时钟输入）；输入格式：差分/单端/晶体 1；频率范围：9.5 MHz 至 250 MHz；12 个 HSTL/CMOS 输出，最高可达 400 MHz
• PLL3 详细信息：整数 N 模式（1 个参考时钟输入）；频率范围：9.5 MHz 至 100 MHz；输入格式：差分/晶体（支持 25 MHz 至 50 MHz AT 切割石英晶体谐振器）；2 个 HSTL/LVDS/CMOS 输出，最高可达 400 MHz/150 MHz（差分/CMOS）

• 无线电设备控制器时钟
• 低抖动/相位噪声时钟生成和分配
• 用于 SONET、10GE、10G FC 和其他 10 Gbps 协议的时钟生成和转换
• 40 Gbps/100 Gbps 网络线卡，包括 SONET、同步以太网、OTU2/3/4
• 前向纠错 (G.710)
• 高性能无线收发器
• 自动测试设备 (ATE) 和高性能仪器
• 宽带基础设施
• 以太网线卡、交换机和路由器
• SATA 和 PCI-Express