CDC913DW

CDC913是一款高性能时钟发生器，集成了双路1至4缓冲器，可简化PC主板的时钟系统设计。CDC913由一个晶体振荡器、两个锁相环（PLL）和两个1至4缓冲器组成。CDC913使用单个14.318 MHz晶体产生所有频率。 CPUCLK输出可通过SEL0和SEL1输入编程为三种频率（50 MHz、60 MHz或66 MHz）之一。PCICLK输出33 MHz时钟，与CPUCLK频率无关。REFCLK提供14.318 MHz参考信号的缓冲副本。当处于测试模式（即SEL1 = SEL0 = H）时，CDC913中的振荡器和锁相环将被旁路。在测试模式下，可通过X1输入驱动测试时钟，并从PCICLK、CPUCLK和REFCLK输出端输出缓冲后的信号。 输出1Yn和2Yn为三态输出，通过OE使能。当OE为高电平时，输出处于高阻态；当OE为低电平时，输出使能。 由于CDC913基于锁相环电路，因此需要一定的稳定时间来实现锁相环的相位锁定。在上电、在X1输入施加固定频率和固定相位的信号以及对SELn输入进行任何更改后，都需要这个稳定时间。