CDC9841DW

CDC9841是一款高性能时钟合成器/驱动器，可为高性能PC主板生成所有所需的时钟信号。四个中央处理器（CPU）时钟输出（PCLKn）可通过SEL0和SEL1控制输入编程为三种频率（50 MHz、60 MHz或66 MHz）之一。六个外设组件互连（PCI）时钟输出（BCLKn）的频率为PCLKn的一半，且相对于CPU时钟的上升沿延迟1 ns至4 ns。此外，四个固定频率输出提供一个24 MHz时钟（CLK24）、一个12 MHz时钟（CLK12），以及14.318 MHz输入参考信号的两个缓冲副本（REF0、REF1）。 CDC9841从一个14.31818 MHz的晶体输入生成所有输出频率。也可以在X1端提供参考时钟，而非晶体输入。 两个锁相环（PLL）分别生成CPU时钟频率和24 MHz时钟频率。片上环路滤波器和内部反馈消除了对外部组件的需求。PCI和12 MHz时钟频率分别从基本CPU和24 MHz时钟频率派生而来。在测试模式（即SEL0 = SEL1 = H）下，可绕过PLL电路，以分配X1输入处提供的测试时钟。由于CDC9841基于PLL电路，因此需要一段稳定时间来实现PLL的相位锁定。在上电、在X1输入处施加固定频率和固定相位信号之后，以及对SELn输入进行任何更改之后，都需要这段稳定时间。 PCLKn和BCLKn提供低偏斜/低抖动的时钟信号，以确保可靠的时钟操作。所有输出均为三态，并通过OE使能。

• 四个可编程频率（50 MHz、60 MHz和66 MHz）的CPU时钟输出
• 六个频率为CPU一半的PCI时钟输出
• 一个24 MHz时钟输出
• 一个12 MHz时钟输出
• 两个14.318 MHz参考输出
• 所有输出时钟频率均源自单个14.31818 MHz晶体输入
• LVTTL兼容的输入和输出
• 锁相环的内部环路滤波器消除了对外部组件的需求
• 工作电压为3.3 V
• 分布式Vcc和接地引脚可降低开关噪声
• 采用塑料小外形封装