EP1810GC-35

Altera ClassicTM 器件系列为高速、低功耗逻辑集成提供了解决方案。该器件采用先进的 CMOS 技术制造，还包含仅 Turbo 版本，其描述见本数据手册。Classic 器件支持 100% TTL 仿真，可轻松集成多个 PAL 和 GAL 型器件，其密度范围从 300 到 900 个可用门。Classic 系列提供低至 10 ns 的引脚到引脚逻辑延迟和高达 100 MHz 的计数器频率。Classic 器件提供多种封装形式，包括陶瓷双列直插封装 (CerDIP)、塑料双列直插封装 (PDIP)、塑料 J 形引线芯片载体 (PLCC)、陶瓷 J 形引线芯片载体 (JLCC)、针栅阵列 (PGA) 和小外形集成电路 (SOIC) 封装。基于 EPROM 的 Classic 器件可以降低有功功耗而不牺牲性能。这种降低的功耗使得 Classic 系列非常适合各种低功耗应用。Classic 器件是采用窗口式封装的 100% 通用测试器件，可用紫外线 (UV) 光擦除，从而可以快速实现设计更改。Classic 器件使用乘积和逻辑与可编程寄存器。乘积和逻辑提供了可编程与/固定或结构，可实现最多具有八个乘积项的逻辑。可编程寄存器可单独编程为 D、T、SR 或 JK 触发器操作，或可旁路以实现组合操作。此外，宏单元寄存器可由全局时钟或任何输入或反馈到与阵列的路径单独进行时钟控制。Altera 专有的可编程 I/O 架构允许设计人员为组合或寄存器操作编程输出和反馈路径，支持高有效和低有效模式。这些特性使得可以同时实现多种逻辑功能。Classic 器件由 Altera 的 MAX+PLUS II 开发系统支持，这是一个单一的集成软件包，提供原理图、文本（包括 VHDL、Verilog HDL 和 Altera 硬件描述语言 (AHDL)）以及波形设计输入、编译和逻辑综合、仿真和时序分析以及器件编程。MAX+PLUS II 软件提供 EDIF 200 和 300、LPM、VHDL、Verilog HDL 以及其他接口，以支持来自其他工具的其他设计输入和仿真。