CY7C1370B-200BGC

CY7C1370B和CY7C1372B SRAM旨在消除从读操作到写操作或反之转换时的死周期。这些SRAM针对100%的总线利用率进行了优化，实现了零总线延迟。它们分别集成了524288×36和1048576×18的SRAM单元，带有先进的同步外围电路和用于内部突发操作的2位计数器。同步突发SRAM系列采用高速、低功耗CMOS设计，使用先进的单层多晶硅、三层金属技术。每个存储单元由六个晶体管组成。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、所有数据输入、深度扩展芯片使能（CE1（上划线）、CE2、CE3（上划线））、周期启动输入（ADV/LD）、时钟使能（CEN）、字节写使能（BWSa、BWSb、BWSc和BWSd）以及读写控制（WE）。BWSc和BWSd仅适用于CY7C1370B。地址和控制信号在一个时钟周期内施加到SRAM，两个周期后，其相关数据（读或写）出现。时钟使能（CEN）引脚允许CY7C1370B/CY7C1372B在必要时暂停操作。当CEN为高电平时，所有同步输入被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚（CE1（上划线）、CE2、CE3（上划线）），允许用户在需要时取消选择设备。如果在ADV/LD为低电平时这三个引脚中的任何一个不活跃，则无法启动新的内存操作，并且正在进行的任何突发周期将停止。然而，任何待处理的数据传输（读或写）将完成。芯片取消选择或写周期启动后两个周期，数据总线将处于高阻抗状态。CY7C1370B和CY7C1372B有一个片上2位突发计数器。在突发模式下，CY7C1370B和CY7C1372B为提供给SRAM的单个地址提供四个周期的数据。突发序列的顺序由MODE输入引脚定义。MODE引脚在线性和交错突发序列之间进行选择。ADV/LD信号用于加载新的外部地址（ADV/LD = 低电平）或递增内部突发计数器（ADV/LD = 高电平）。输出使能（OE）和突发序列选择（MODE）是异步信号。OE可用于在任何给定时间禁用输出。如果不使用ZZ，可将其接地。四个引脚用于实现JTAG测试功能。JTAG电路用于与设备进行串行数据移位。JTAG输入在这种测试操作模式下使用LVTTL/LVCMOS电平来移位数据。

• 零总线延迟，读写周期之间无死周期
• 快速时钟速度：200、167、150和133 MHz
• 快速访问时间：3.0、3.4、3.8和4.2 ns
• 内部同步寄存器输出无需控制OE
• 单一3.3V -5%至+10%电源VDD
• 用于3.3V或2.5V I/O的独立VDDQ
• 单一WE（读写）控制引脚
• 正时钟边沿触发的地址、数据和控制信号寄存器，适用于全流水线应用
• 交错或线性四字突发能力
• 单个字节写（BWSa - BWSd）控制（可接地）
• CEN引脚用于启用时钟和暂停操作
• 三个芯片使能，便于简单深度扩展
• JTAG边界扫描（仅BGA封装）
• 采用119球凸点BGA和100引脚TQFP封装
• 可使用ZZ模式或CE取消选择实现自动掉电