CY7C1387B-150BGC

赛普拉斯同步突发静态随机存取存储器（SRAM）系列采用高速、低功耗CMOS设计，运用先进的单层多晶硅、三层金属技术。每个存储单元由六个晶体管组成。CY7C1386B和CY7C1387B SRAM集成了524,288×36和1,048,576×18 SRAM单元，带有先进的同步外围电路和用于内部突发操作的2位计数器。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、数据输入、地址流水线片选（CE）、突发控制输入（ADSC、ADSP和ADV）、写使能（BWa、BWb、BWc、BWd和BWE）和全局写（GW）。异步输入包括输出使能（OE）和突发模式控制（MODE）。DQa,b,c,d和DPa,b,c,d适用于CY7C1386B，DQa,b和DPa,b适用于CY7C1387B。在DQ情况下，a、b、c和d各为8位宽；在DP情况下，各为1位宽。地址和片选通过地址状态处理器（ADSP）或地址状态控制器（ADSC）输入引脚进行寄存。后续突发地址可由突发推进引脚（ADV）控制在内部生成。地址、数据输入和写控制在片上寄存以启动自定时写周期。写周期可由写控制输入控制为1至4字节宽。单个字节写允许写入单个字节。BWa控制DQa和DQPa，BWb控制DQb和DQPb，BWc控制DQc和DQPd，BWd控制DQd - DQd和DQPd。BWa、BWb、BWc和BWd仅在BWE为低电平时有效。GW为低电平时会写入所有字节。写直通功能允许写入的数据在下一个立即读周期在输出端可用。该器件还集成了流水线使能电路，便于深度扩展而不影响系统性能。CY7C1386B和CY7C1387B均为双周期取消选择部件。CY7C1386B和CY7C1387B的所有输入和输出均与JEDEC标准JESD8 - 5兼容。所有同步输入通过由时钟上升沿控制的输入寄存器，所有数据输出通过由时钟上升沿控制的输出寄存器。时钟上升沿的最大访问延迟（tCO）为4.2 ns（133 MHz器件）。CY7C1386B支持采用线性或交错突发序列的系统中的二级缓存。交错突发顺序支持奔腾和i486处理器。线性突发序列适用于采用线性突发序列的处理器。突发顺序可由用户选择，由采样MODE输入确定。访问可以由处理器地址选通（ADSP）或控制器地址选通（ADSC）启动。通过突发序列的地址推进由ADV输入控制。片上2位循环突发计数器捕获突发序列中的第一个地址，并自动递增突发访问其余部分的地址。字节写操作由字节写使能（BWE）和字节写选择（1386B的BW a,b,c,d和1387B的BW a,b）输入限定。全局写使能（GW）覆盖所有字节写输入并将数据写入所有四个字节。所有写操作通过片上同步自定时写电路简化。同步片选（TQFP的CE1（上划线）、CE2（下划线）、CE3（上划线）/ BGA的CE1（上划线））和异步OE便于进行存储体选择和输出三态控制。如果CE1（上划线）为高电平，则忽略ADSP。单读访问在时钟上升沿满足以下条件时启动：（1）ADSP或ADSC被置为低电平，（2）片选均被置为有效，（3）写信号（GW、BWE）均被置为高电平。如果CE1（上划线）为高电平，则忽略ADSP。提供给地址输入的地址在提供给存储核心的同时存储到地址推进逻辑和地址寄存器中。相应的数据被允许传播到输出寄存器的输入。如果OE为有效低电平，在下一个时钟上升沿，数据被允许在4.2 ns（133 MHz器件）内通过输出寄存器并传输到数据总线上。唯一的例外情况是当SRAM从取消选择状态进入选择状态时，在访问的第一个周期其输出始终为三态。访问的第一个周期后，输出由OE信号控制。支持连续的单读周期。CY7C1386B/CY7C1387B是双周期取消选择部件。

• 快速时钟速度：200、167、150、133 MHz
• 提供高性能3 - 1 - 1访问速率
• 快速OE访问时间：3.0、3.4、3.8和4.2 ns
• 非常适合深度扩展
• 3.3V（-5% / +10%）电源
• 通用数据输入和数据输出
• 字节写使能和全局写控制
• 双周期取消选择
• 地址流水线的片选使能
• 地址、数据和控制寄存器
• 内部自定时写周期
• 突发控制引脚（交错或线性突发序列）
• 可使用ZZ模式或CE取消选择实现自动掉电
• 高密度、高速封装
• BGA封装版本具有JTAG边界扫描
• 可使用ZZ模式或CE取消选择实现自动掉电