LMK04208NKDR

LMK04208 器件是一款高性能时钟调节器，具备出色的时钟抖动消除、生成和分配等高级功能，能够充分满足新一代系统要求。双环PLLatinum™架构利用低噪声VCXO 模块能够实现111fs RMS 抖动（12kHz至20MHz）或采用低成本外部晶振及变容二极管实现低于200fs 的RMS 抖动（12kHz 至20MHz）。 双环架构由两个高性能锁相环(PLL)、一个低噪声晶体振荡器电路以及一个高性能压控振荡器(VCO) 构成。第一个PLL (PLL1) 具有低噪声抖动消除器功能，而第二个PLL (PLL2) 执行时钟生成。PLL1 可配置为与外部VCXO 模块配合使用，或与具有外部可调晶体和变容二极管的集成式晶体振荡器配合使用。当应用于很窄的环路带宽时，PLL1 使用VCXO 模块或可调晶体的优异近端相位噪声（偏移低于50kHz）清理输入时钟。PLL1 的输出将用作PLL2 的清理输入参考，以锁定集成式VCO。可对PLL2 的环路带宽进行优化以清理远端相位噪声（偏移高于50kHz），集成式VCO优于VCXO 模块或PLL1 中使用的可调晶体。

• 超低的均方根值(RMS) 抖动性能111fs，RMS 抖动（12kHz 至20MHz）123fs，RMS 抖动（100Hz 至20MHz）
• 双环路PLLatinum™锁相环(PLL) 架构
• PLL1集成低噪声晶体振荡器电路，输入时钟丢失时采用保持模式– 自动或手动触发/恢复
• 标准化锁相环(PLL) 噪底为–227dBc/Hz
• 相位检测器速率最高可达155MHz
• OSCin 倍频器
• 集成低噪声压控振荡器(VCO)或外部VCO 模式
• 两个具有LOS 的冗余输入时钟，自动和手动切换模式
• 50% 占空比输出分配，1 至1045（偶数和奇数）
• 6 路低电压正射极耦合逻辑(LVPECL)、低压差分信令(LVDS) 或低电压互补金属氧化物半导体(LVCMOS) 可编程输出
• 数字延迟：固定或可动态调节
• 模拟延迟控制（步长为25ps）
• 7 路差分输出；最高可达14 路的单端输出
• 多达6 个VCXO/晶振缓冲输出
• 时钟速率高达1536MHz
• 0 延迟模式
• 加电时3 个缺省时钟输出
• 多模式：双PLL、单PLL 和时钟分配
• 工业温度范围： -40°C 至 +85°C
• 3.15V 至3.45V 工作电压
• 64 引脚超薄四方扁平无引线(WQFN) 封装 (9.0mm × 9.0mm× 0.8mm)

• 数据转换器计时
• 无线基础设施
• 网络、同步光纤网(SONET) 或同步数字体系(SDH)、数字用户线路接入复用器(DSLAM)
• 医疗、视频
• 测试和测量