CDCUA877ZQLR

CDCUA877是一款高性能、低抖动、低偏斜、零延迟缓冲器，可将差分时钟输入对（CK、C¯K）分配到十对差分时钟输出（Yn、Y¯n）和一对差分反馈时钟输出（FBOUT、FBOUT）。时钟输出由输入时钟（CK、C¯K）、反馈时钟（FBIN、FBIN）、LVCMOS控制引脚（OE、OS）和模拟电源输入（AVDD）控制。当OE为低电平时，除FBOUT/FBOUT外的时钟输出被禁用，而内部PLL继续维持其锁定频率。OS（输出选择）是一个编程引脚，必须连接到GND或VDD。当OS为高电平时，OE的功能如前所述。当OS和OE均为低电平时，OE对Y7/Y¯7无影响，它们自由运行。当AVDD接地时，为测试目的，PLL关闭并被旁路。 当两个时钟输入（CK、C¯K）均为逻辑低电平时，器件进入低功耗模式。差分输入上的输入逻辑检测电路独立于输入缓冲器，检测到逻辑低电平后进入低功耗状态，此时所有输出、反馈和PLL均关闭。当时钟输入从逻辑低电平转变为差分信号时，PLL重新开启，输入和输出使能，并且PLL在指定的稳定时间内使反馈时钟对（FBIN、FBIN）和时钟输入对（CK、C¯K）之间实现相位锁定。 CDCUA877能够跟踪扩频时钟（SSC）以降低EMI。该器件的工作温度范围为 -40℃至85℃。

• 适用于双倍数据速率（DDR II）应用的1.8-V/1.9-V锁相环时钟驱动器，与扩频时钟兼容
• 工作频率：125 MHz至410 MHz；应用频率：160 MHz至410 MHz
• 低电流消耗：典型值 < 200 mA
• 低抖动（周期对周期）：±40 ps
• 低输出偏斜：35 ps；稳定时间 < 6 μs
• 将一路差分时钟输入分配到十路差分输出
• 52球μBGA（MicroStar Junior BGA，间距0.65 mm）
• 外部反馈引脚（FBIN、FBIN）用于使输出与输入同步
• 满足或超过CUA877/CAU878规格PLL标准，适用于PC2 - 3200/4300/5300/6400
• 故障安全输入