CDC516DGG

CDC516是一款高性能、低偏斜、低抖动的锁相环时钟驱动器。它采用锁相环（PLL）在频率和相位上精确对齐反馈输出（FBOUT）与时钟（CLK）输入信号。该器件专为同步DRAM设计。CDC516的VCC工作电压为3.3V，每个输出最多可驱动五个时钟负载。 四组四路输出可提供16个低偏斜、低抖动的输入时钟副本。输出信号占空比可调整至50%，与输入时钟的占空比无关。每组输出可通过1G、2G、3G和4G控制输入分别启用或禁用。当G输入为高电平时，输出与CLK在相位和频率上同步切换；当G输入为低电平时，输出被禁用并处于逻辑低电平状态。 与许多含PLL的产品不同，CDC516无需外部RC网络。PLL的环路滤波器集成在芯片上，可减少元件数量、节省电路板空间并降低成本。 由于基于PLL电路，CDC516需要一定的稳定时间来实现反馈信号与参考信号的相位锁定。在上电、CLK端施加固定频率和固定相位信号后，以及PLL参考或反馈信号发生任何变化后，都需要这段稳定时间。为测试目的，可将AVCC接地以旁路PLL。 CDC516的工作温度范围为0℃至70℃。