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AT94K10AL-25DQU

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品牌名称: MICROCHIP(美国微芯)
商品型号: AT94K10AL-25DQU
商品编号: C1518996
商品封装: PQFP-208(28x28)
包装方式: 托盘
商品毛重: 0.001克(g)

商品特性

单片现场可编程系统级集成电路（FPSLIC）- 基于SRAM的AT40K FPGA，内嵌高性能RISC AVR核心、大量数据和指令SRAM以及JTAG ICE
5,000至40,000门基于SRAM的AT40K FPGA，带有FreeRAM - 2 - 18.4 Kbits分布式单/双端口FPGA用户SRAM - 高性能DSP优化FPGA核心单元 - 动态可重构In-System - 从AVR微控制器核心访问FPGA配置以支持缓存逻辑设计 - 极低的静态和动态功耗 - 适用于便携式和手持设备
专利AVR增强型RISC架构 - 120多条强大指令 - 大多数单时钟周期执行 - 高性能硬件乘法器用于基于DSP的系统 - 接近1 MIPS每MHz性能 - 优化C代码架构，具有32x8通用内部寄存器 - 低功耗空闲、节电和掉电模式 - 100 μA待机和典型2-3 mA每MHz活动
最多36 Kbytes动态分配的指令和数据SRAM - 最多16 Kbytes x 16内部15 ns指令SRAM - 最多16 Kbytes x8内部15 ns数据SRAM
JTAG（符合IEEE std. 1149.1标准）接口 - 广泛的片上调试支持 - 根据JTAG标准（AVR端口）有限的边界扫描功能
AVR固定外设 - 行业标准2线串行接口 - 两个可编程串行UART - 两个带独立预分频器和PwM的8位定时器/计数器 - 一个带独立预分频器、比较、捕获模式和双8、9或10位PwM的16位定时器/计数器
支持FPGA自定义外设 - AVR外设控制 - 16个解码的AVR地址线直接访问FPGA - 自定义外设的FPGA宏库
16个FPGA提供的内部中断到AVR
最多四个外部中断到AVR
8个全局FPGA时钟 - 两个由AVR逻辑驱动的FPGA时钟 - 从FPGA核心访问FPGA全局时钟
多个振荡器电路 - 具有片上振荡器的可编程看门狗定时器 - 振荡器到AVR内部时钟电路 - 软件可选时钟频率 - 振荡器到定时器/计数器用于实时时钟
VCC: 3.0V - 3.6V
3.3V 33 MHz PCI兼容FPGA I/O - 20 mA吸收/输出高性能I/O结构 - 所有FPGA I/O单独可编程
高性能、低功耗0.35μ CMOS五层金属工艺
先进的集成PC软件套件，包括协同验证
5V I/O容差
内嵌的AVR核心通过在单时钟周期内执行强大的指令，实现接近1 MIPS每MHz的吞吐量，并允许系统设计人员优化功耗与处理速度。
AVR核心基于增强型RISC架构，结合了丰富的指令集和32个通用工作寄存器。所有32个寄存器都直接连接到算术逻辑单元（ALU），允许在一个单时钟周期内执行的一条指令中访问两个独立的寄存器。
由此产生的架构更加代码高效，同时在相同的时钟频率下，实现比传统CISC微控制器快十倍的吞吐量。
AVR从片上SRAM执行。FPGA配置SRAM和AVR指令代码SRAM可以在系统上电时使用Atmel的In-System Programmable (ISP) AT17系列EEPROM配置存储器或ATFS FPSLIC支持设备自动加载。
先进的FPSLIC设计工具，System Designer，与FPSLIC架构一起开发，通过集成微控制器开发和调试、FPGA开发和布局布线以及完整的系统协同验证，帮助减少整体上市时间。
AT40K核心可用于高性能设计，实现各种计算密集型算术功能。这些功能包括自适应有限脉冲响应（FIR）滤波器、快速傅里叶变换（FFT）、卷积器、插值器和离散余弦变换（DCT），这些都是视频压缩和解压缩、加密、卷积和其他多媒体应用所必需的。
AT40K核心提供专利的10 ns分布式SRAM能力，其中RAM可以使用而不损失逻辑资源。可以使用Atmel的宏生成工具创建多个独立的同步或异步双端口或单端口RAM功能（FIFO、暂存区等）。
AT40K核心专利的8面核心单元，具有直接水平、垂直和对角单元间连接，实现超高速阵列乘法器而无需使用任何总线资源。
AT40K FPGA核心能够实现Cache Logic（动态全/部分逻辑重新配置，在不丢失数据的情况下即时进行），用于构建自适应逻辑和系统。
AT40K能够实现用户定义的自动生成宏；速度和功能不受宏方向或目标设备密度的影响。
专利的AT40K架构采用对称网格的小而强大的单元连接到灵活的总线网络。每个四单元列都有独立控制的时钟和复位。
FPSLIC器件三面被可编程I/O包围。核心可用门数范围为5,000至40,000门和436至2,864寄存器。引脚位置在整个FPSLIC系列中一致，便于在同一封装尺寸内轻松迁移设计。
Atmel AT40K FPGA核心架构旨在提供最高水平的性能、功能密度和设计灵活性。
FPGA核心阵列中的单元小而高效，可以实现任意一对相同三个输入的布尔函数或任意一个四个输入的布尔函数。
简单的高速总线网络提供中长距离的快速高效通信。
Atmel FPSLIC架构的核心是对称的相同单元阵列。该阵列从一边到另一边是连续的，除了每隔四个单元的总线中继器。
每个平面有三种总线资源：本地总线资源（中间总线）和两个快速总线资源。总线资源通过中继器连接。
中继器再生信号，并可以将任何总线连接到同一平面上的任何其他总线（所有路径都是合法的）。
读取和写入32x4双端口RAM是独立的。读取32x4双端口RAM是完全异步的。
锁存器是透明的；当Load为逻辑1时，数据流过；当Load为逻辑0时，数据被锁存。
八个专用全局时钟总线中的六个（1、2、3、4、7和8）连接到双用途全局时钟引脚。此外，两个全局时钟总线（5和6）由AVR微控制器核心生成的时钟信号驱动。
可以通过将FPGA核心内部信号路由到嵌入式核心角落的全局时钟访问点来将其放置在任何全局时钟总线上。
数组的每一列都有一个从八个全局时钟总线之一选择的列时钟。
左边缘列时钟多路复用器有两个额外的输入来自双用途引脚FCK1和FCK2，以提供左侧行I/O的快速时钟。
每个四个单元的扇区列可以从（平面4）快速总线或列时钟时钟。
可以禁用四个单元的扇区时钟。
用于时钟的平面4快速总线在数组边缘是半长度的。
提供给每个四个单元的扇区列的时钟可以是反相的或非反相的。
每个单元中的寄存器在上升时钟边沿触发。
上电时，常量0提供给每个寄存器的时钟引脚。
专用的全局置位/复位总线可以由任何USER I/O引脚驱动，但用于时钟、全局或快速的引脚除外。
可以通过将内部信号路由到编程为全局置位/复位输入的引脚来将其放置在全局置位/复位总线上。
全局置位/复位分布到数组的每一列。
每个四个单元的扇区列可以通过（平面5）快速总线或全局置位/复位进行置位/复位。
用于置位/复位的平面5快速总线在数组边缘是半长度的。
提供给每个四个单元的扇区列的置位/复位可以是反相的或非反相的。
寄存器的置位/复位输入的功能（置位或复位）由每个单元的配置位确定。
寄存器的置位/复位输入是低电平有效（逻辑0）。
寄存器的置位或复位是异步的。
上电时，每个寄存器提供逻辑1（高电平），即所有寄存器在上电时被置位。

应用领域

视频压缩和解压缩
加密
卷积
其他多媒体应用

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	属性	参数值
	商品目录	单片机(MCU/MPU/SOC)
	CPU内核	AVR

	属性	参数值
	CPU最大主频	25MHz
	工作电压	3V~3.6V