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IDT QDRII™双突发静态随机存取存储器（SRAM）是高速同步存储器，具有独立的双倍数据速率（DDR）读写数据端口。这种设计允许同时进行读写访问，以实现最大设备吞吐量，每次读写传递两个数据项。每个时钟周期进行四次数据字传输，提供四倍数据速率（QDR）性能。与标准SRAM通用输入/输出（CIO）单数据速率（SDR）设备相比，在相同时钟速度下，数据访问量提高了四倍。考虑到QDRII允许的时钟速度超过标准SRAM设备，在大多数应用中，吞吐量可以远远超过四倍。使用独立端口进行读写数据访问，通过消除对双向总线的需求简化了系统设计。与QDRII相关的所有总线都是单向的，可以针对非常高的总线速度进行信号完整性优化。QDRII在其数据输出总线和回波时钟上具有可扩展的输出阻抗，允许用户调整总线以实现低噪声和高性能。QDRII有一个带有复用读写地址的单DDR地址总线。所有读地址在时钟周期的前半部分接收，所有写地址在时钟周期的后半部分接收。读写使能信号在时钟周期的前半部分接收。字节和半字节写信号在时钟周期的两个半部分与它们在数据输入总线上控制的数据同时接收。QDRII有回波时钟，为用户提供与数据输出精确同步的时钟，并通过匹配阻抗和信号质量进行调整。用户可以使用回波时钟对数据进行下游时钟控制。回波时钟消除了用户产生具有精确时序、定位和信号质量的备用时钟以保证数据捕获的需要。由于回波时钟与驱动数据输出的源相同，因此与数据的关系不受电压、温度和工艺的显著影响，而如果时钟由外部源产生则会受到影响。QDRII SRAM的所有接口都是HSTL，允许速度超过使用任何形式TTL接口的SRAM设备。必要时，接口可以扩展到更高电压（最高1.9V）以与1.8V系统接口。该设备有一个VDDQ和一个单独的Vref，允许用户指定接口工作电压，而与设备核心电压1.8V VDD无关。输出阻抗控制允许用户调整驱动强度以适应各种负载和传输线。该设备能够同时在输入和输出端口维持全带宽。所有数据都是双字突发，具有突发级寻址能力。

• 18Mb密度（1Mx18、512kx36）
• 独立的读写数据端口，支持并发事务
• 双回波时钟输出
• 所有SRAM访问均为双字突发
• DDR（双倍数据速率）复用地址总线，每个时钟周期一次读和一次写请求
• DDR（双倍数据速率）数据总线，每个端口每个时钟双字突发数据，每个时钟周期四字传输（两个端口各双字突发）
• 通过控制逻辑进行深度扩展
• HSTL（1.5V）输入，可接收1.4V至1.9V信号
• 可扩展输出驱动器，可驱动HSTL、1.8V TTL或1.4V至1.9V的任何电压电平，输出阻抗可在35欧姆至70欧姆之间调节
• 商业和工业温度范围
• 1.8V核心电压（VDD）
• 165球、1.0mm间距、13mm x 15mm fBGA封装
• JTAG接口