71V35761S183PFI

IDT71V35761/781 是高速 SRAM，组织为 128K x 36/256K x 18。IDT71V35761/781 SRAM 包含写、数据、地址和控制寄存器。内部逻辑允许 SRAM 基于可延迟到写周期结束的决策生成自定时写。内部突发地址计数器接受来自处理器的第一周期地址，启动访问序列。第一周期输出数据将流水线一个周期，然后在下一个上升时钟边沿可用。如果选择突发模式操作（ADV=低），后续三个周期的输出数据将在接下来三个上升时钟边沿对用户可用。这三个地址的顺序由内部突发计数器和 LBO 输入引脚定义。IDT71V35761/781 SRAM 采用高性能 CMOS 工艺，并封装在 JEDEC 标准 14mm x 20mm 100 引脚薄型塑料四方扁平封装（TQFP）以及 119 球栅阵列（BGA）和 165 细间距球栅阵列中。

• 128K x 36、256K x 18 内存配置
• 支持高系统速度：商业级：200MHz 3.1ns 时钟访问时间；商业和工业级：183MHz 3.3ns 时钟访问时间、166MHz 3.5ns 时钟访问时间
• LBO 输入选择交错或线性突发模式
• 自定时写周期，带有全局写控制（GW）、字节写使能（BWE）和字节写（BWx）
• 3.3V 核心电源
• 通过 ZZ 输入控制掉电
• 3.3V I/O
• 可选边界扫描 JTAG 接口（符合 IEEE 1149.1）
• 封装在 JEDEC 标准 100 引脚塑料薄型四方扁平封装（TQFP）、119 球栅阵列（BGA）和 165 细间距球栅阵列中