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IDT QDRII的四个SRAM突发是高速同步存储器，具有独立的双倍数据速率（DDR）读写数据端口。这种方案允许同时进行读写访问，以实现最大设备吞吐量，每次读写传递四个数据项。每个时钟周期发生四次数据字传输，提供四倍数据速率（QDR）性能。与标准SRAM通用I/O（CIO）单数据速率（SDR）设备相比，在相同时钟速度下，数据访问量提高了四倍。考虑到QDRII允许的时钟速度超过标准SRAM设备，在大多数应用中，吞吐量可以远远超过四倍。使用独立端口进行读写数据访问，通过消除对双向总线的需求简化了系统设计。与QDRII相关的所有总线都是单向的，可以针对非常高的总线速度进行信号完整性优化。QDRII在其数据输出总线和回波时钟上具有可扩展的输出阻抗，允许用户调整总线以实现低噪声和高性能。QDRII有一个单一的SDR地址总线，读地址和写地址复用。读写地址交错，每个地址最多每隔一个周期出现一次。如果某个周期没有操作发生，后续周期可以从读或写开始。在写操作期间，可以通过使用字节写控制信号阻止单个字节的写入。QDRII有回波时钟，为用户提供一个与数据输出精确同步的时钟，并通过匹配阻抗和信号质量进行调整。用户可以使用回波时钟对数据进行下游时钟控制。回波时钟消除了用户需要产生具有精确时序、定位和信号质量的备用时钟以保证数据捕获的需求。由于回波时钟由驱动数据输出的同一源产生，与数据的关系不会像由外部源产生时钟那样受到电压、温度和工艺的显著影响。QDRII SRAM的所有接口都是HSTL，允许速度超过使用任何形式TTL接口的SRAM设备。如果需要，接口可以扩展到更高的电压（高达1.9V）以与1.8V系统接口。该设备有一个VDDQ和一个单独的Vref，允许用户指定接口工作电压，而与1.8V VDD的设备核心电压无关。输出阻抗控制允许用户调整驱动强度以适应各种负载和传输线。该设备能够同时在输入和输出端口维持全带宽。所有数据都是四个字突发，具有对突发级别的寻址能力。

• 18Mb密度（1Mx18，512kx36）
• 独立的读写数据端口
• 支持并发事务
• 双回波时钟输出
• 所有SRAM访问均为4字突发
• 复用地址总线，每个时钟周期一个读或一个写请求
• DDR（双倍数据速率）数据总线
• 每个端口每两个时钟周期突发4个字数据
• 每个时钟周期传输4个字
• 通过控制逻辑进行深度扩展
• HSTL（1.5V）输入，可缩放以接收1.4V至1.9V的信号
• 可缩放输出驱动器
• 可驱动HSTL、1.8V TTL或1.4V至1.9V的任何电压电平
• 输出阻抗可在35Ω至70Ω之间调节
• 1.8V核心电压（VDD）
• 165球，1.0mm间距，13mm x 15mm fBGA封装
• JTAG接口