71V65603S133PF

IDT71V65603/5803 是 3.3V 高速 9,437,184位（9兆位）同步静态随机存取存储器。它们旨在消除在读写或写读之间转换总线时的死总线周期。因此，它们被命名为 ZBT，即零总线周转。地址和控制信号在一个时钟周期内应用于SRAM，两个周期后发生相关的数据周期，无论是读还是写。IDT71V65603/5803 包含数据输入/输出、地址和控制信号寄存器。输出使能是的异步信号，可以在任何给定时间用于禁用输出。时钟使能（CEN）引脚允许根据需要暂停 IDT71V65603/5803 的操作。当（CEN）为高电平时，所有同步输入被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚（CE1、CE2、CE2）允许用户在需要时取消选择设备。如果当 ADV/LD 为低电平时这三个引脚中的任何一个未被断言，则无法启动新的存储器操作。但是，任何待处理的数据传输（读或写）都将完成。数据总线将在芯片被取消选择或写入启动后两个周期进入三态。IDT71V65603/5803 具有片上突发计数器。在突发模式下，IDT71V65603/5803 可以为呈现给SRAM的单个地址提供四个周期的数据。突发序列的顺序由 LBO 输入引脚定义。LBO 引脚在线性和交错突发序列之间选择。ADV/LD 信号用于加载新的外部地址（ADV/LD = 低电平）或递增内部突发计数器（ADV/LD = 高电平）。IDT71V65603/5803 SRAM 采用高性能CMOS工艺，并封装在JEDEC标准14mm x 20mm 100引脚薄型塑料四方扁平封装（TQFP）、119球栅阵列（BGA）和165细间距球栅阵列（fBGA）中。

• 256K x 36、512K x 18 存储器配置
• 支持高性能系统速度 - 150MHz（3.8ns 时钟到数据访问时间）
• ZBT 特性 - 写入和读取周期之间无死周期
• 内部同步输出缓冲使能，无需控制 OE
• 单 R/W（读写）控制引脚
• 正时钟边沿触发的地址、数据和控制信号寄存器，适用于全流水线应用
• 4字突发能力（交错或线性）
• 独立字节写入控制（BW1-BW4，可绑定为有效）
• 三个芯片使能，用于简单深度扩展
• 3.3V 电源供电（±5%）
• 3.3V I/O 电源（VDDQ）
• 通过 ZZ 输入控制掉电
• 封装在 JEDEC 标准 100 引脚塑料薄型四方扁平封装（TQFP）、119 球栅阵列（BGA）和 165 细间距球栅阵列（fBGA）中