71T75702S75PFG

IDT71T75702/902是2.5V高速18874368位（18兆位）同步静态随机存取存储器（SRAM），组织形式为512K x 36 / 1M x 18。它们旨在消除在读写或写读操作之间总线切换时的死总线周期，因此被命名为ZBT™，即零总线切换。地址和控制信号在一个时钟周期内施加到SRAM，下一个时钟周期进行相关的数据周期，无论是读还是写。IDT71T75702/902包含地址、数据输入和控制信号寄存器。输出为直通式（无输出数据寄存器）。输出使能是唯一的异步信号，可在任何给定时间禁用输出。时钟使能（CEN）引脚允许在必要时暂停IDT71T75702/902的操作。当CEN为高电平时，所有同步输入将被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚（CE1（上划线）、CE2、CE2（上划线）），允许用户在需要时取消选择设备。如果在ADV/LD为低电平时这三个引脚中的任何一个未被激活，则无法启动新的内存操作。然而，任何未完成的数据传输（读或写）将完成。芯片被取消选择或写操作启动后一个周期，数据总线将变为三态。IDT71T75702/902具有片上突发计数器。在突发模式下，IDT71T75702/902可以为呈现给SRAM的单个地址提供四个周期的数据。突发序列的顺序由LBO输入引脚定义。LBO引脚选择线性和交错突发序列。ADV/LD信号用于加载新的外部地址（ADV/LD = 低电平）或递增内部突发计数器（ADV/LD = 高电平）。IDT71T75702/902 SRAM采用IDT的高性能CMOS工艺，并封装在JEDEC标准的14mm x 20mm 100引脚塑料薄四方扁平封装（TQFP）以及119球栅阵列（BGA）中。

• 支持512K x 36和1M x 18两种内存配置
• 支持高性能系统速度，可达100 MHz（时钟到数据访问时间为7.5纳秒）
• 具备零总线周转特性，在写周期和读周期之间无死周期
• 内部同步的输出缓冲器使能，无需控制OE上划线信号
• 采用单个读写控制引脚
• 支持4字突发能力（交错或线性模式）
• 提供独立的字节写入控制
• 配备三个芯片使能引脚，便于深度扩展
• 工作电源电压为2.5V（±5%）
• 输入/输出电源电压为2.5V（±5%）
• 通过ZZ输入控制掉电模式
• 具备边界扫描JTAG接口
• 采用标准100引脚塑料薄型四方扁平封装或119球栅阵列封装