ZD24C64A 提供 65,536 位串行电可擦除可编程只读存储器，组织为 8,192 个 8 位字。该器件提供一个额外的页面，称为识别页。识别页可用于存储敏感的应用参数，这些参数可以（稍后）被永久锁定为只读模式。器件的可级联特性允许多个器件共享一个公共的双线总线。该器件针对许多工业和商业应用进行了优化，这些应用对低功耗和低电压操作至关重要。器件提供节省空间的 8 引脚 SOIC、8 引脚 TSSOP、8 焊盘 UDFN、8 引脚 PDIP、5 引脚 SOT23 和 8 球 UDFN 封装。整个封装系列的工作电压范围为 1.7V 至 5.5V。如果 WP 引脚未被驱动，其内部会被下拉至 GND。为了在各种应用环境中运行，下拉机制被有意设计得较强。一旦这些引脚偏置高于 CMOS 输入缓冲器的跳变点（~0.5×VCC），下拉机制就会断开。建议尽可能将这些引脚连接至已知状态。ZD24C64A 作为从器件运行，并利用简单的 I²C 兼容双线数字串行接口与主机控制器通信。串行接口仅由两条信号线组成：串行时钟和串行数据。SCL 引脚用于接收来自主机的时钟信号，而双向 SDA 引脚用于接收来自主机的命令和数据信息，以及将数据发送回主机。数据总是在 SCL 的上升沿锁存到 ZD24C64A，并总是在 SCL 的下降沿从器件输出。SCL 和 SDA 引脚都集成了尖峰抑制滤波器和施密特触发器，以最大限度地减少输入尖峰和总线噪声的影响。所有命令和数据信息均以最高有效位优先传输。在总线通信期间，每个时钟周期传输一个数据位，在传输了八位数据后，接收设备必须在主机生成的第九个时钟周期内用应答或非应答响应位进行响应。因此，每传输一个字节数据需要九个时钟周期。在任何读取或写入操作期间都没有未使用的时钟周期，因此在每个数据字节传输以及 ACK 或 NACK 时钟周期期间，数据流中不得有任何中断或间隔。在数据传输期间，SDA 引脚上的数据只能在 SCL 为低电平时改变，并且在 SCL 为高电平时必须保持稳定。如果 SDA 引脚上的数据在 SCL 为高电平时发生变化，则将产生起始或停止条件。起始和停止条件用于启动和结束主机与从器件之间的所有串行总线通信。在起始和停止条件之间传输的数据字节数量不受限制，由主机决定。为了使串行总线处于空闲状态，SCL 和 SDA 引脚必须同时处于逻辑高电平状态。SDA 引脚是一个开漏端子，因此必须通过外部上拉电阻拉高。SDA 引脚上的数据只能在 SCL 低电平期间改变。SCL 高电平期间的数据变化将表示如下定义的起始或停止条件。当 SCL 引脚处于稳定的逻辑 1 状态时，SDA 引脚上发生从高到低的转换将产生起始条件，并使器件退出待机模式。主机使用起始条件来启动任何数据传输序列，因此每个命令都必须以起始条件开始。器件将持续监控 SDA 和 SCL 引脚以寻找起始条件，但除非检测到起始条件，否则不会响应。当 SCL 引脚处于稳定的逻辑 1 状态时，SDA 引脚上发生从低到高的转换将产生停止条件，并终止所有通信。在停止条件之后，器件将进入待机低功耗模式。

低电压工作：VCC = 1.7V 至 5.5V
内部组织为 8,192 × 8
额外的可写锁定页
I²C 兼容串行接口
100kHz 标准模式，1.7V 至 5.5V
400kHz 快速模式，1.7V 至 5.5V
1MHz 快速模式增强版，2.5V 至 5.5V
施密特触发器滤波输入，用于抑制噪声
双向数据传输协议
写保护引脚，用于全阵列硬件数据保护
超低工作电流和待机电流
32 字节页写入模式
允许部分页写入
随机和顺序读取模式
自定时写入周期，最大 5ms
高可靠性：耐久性 1,000,000 次写入周期；数据保持 100 年
增强的 ESD/闩锁保护：HBM 4 kV；闩锁能力 +/- 200mA
绿色封装选项
8 引脚 SOIC、8 引脚 TSSOP、8 焊盘 UDFN、8 引脚 PDIP、5 引脚 SOT23 封装
裸片销售选项：晶圆形式以及卷带包装
识别页选项

	属性	参数值
	商品目录	EEPROM
	接口类型	I2C
	存储容量	64Kbit
	时钟频率(fc)	1MHz
	写周期时间(Tw)	5ms

	属性	参数值
	数据保留 - TDR(年)	100年
	写周期寿命	100万次
	功能特性	内置上电复位(POR)；硬件写保护功能；噪声抑制功能
	工作电压	1.7V~5.5V
	工作温度	-40℃~+105℃

ZD24C64A-STGMT

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