74LVC74APW,118-JSM

74LVC74APW,118 - JSM是一款双边沿触发D型触发器，具有独立的数据（nD）输入、时钟（nCP）输入、置位（nSD）和复位（nRD）输入，以及互补的nQ和nQ（上划线）输出。置位和复位为异步低电平有效输入，且独立于时钟输入工作。在时钟脉冲从低到高转换时，数据输入上的信息会传输到nQ输出。为实现可预测操作，nD输入必须在时钟从低到高转换前的一个建立时间内保持稳定。所有输入的施密特触发动作使电路能够容忍较慢的输入上升和下降时间。该器件针对使用loFF的部分掉电应用进行了全面规格设计。loFF电路可禁用输出，防止器件掉电时可能产生的破坏性回流电流。

• 宽电源电压范围：1.2 V ~ 5.5 V
• 过压耐受输入至5.5 V
• CMOS低功耗
• loFF电路提供部分掉电模式操作
• 闩锁性能超过250 mA
• 可直接与TTL电平接口
• 符合JEDEC标准：
  • JESD8 - 7A（1.65 V ~ 1.95 V）
  • JESD8 - 5A（2.3 V ~ 2.7 V）
  • JESD8 - C（2.7 V ~ 3.6 V）
  • JESD36（4.5 V ~ 5.5 V）
• ESD保护：
  • HBM ANSI/ESDA/JEDEC JS - 001 3A类超过6000 V
  • CDM ANSI/ESDA/JEDEC JS - 002 C3类超过2000 V
• 多种封装选项