MK2069-01GILF

MK2069 - 01是一款基于压控晶体振荡器（VCXO）的时钟发生器，可实现系统同步、抖动衰减以及频率倍频或转换。它能够接收不稳定、有抖动的输入时钟，并以用户指定的频率提供去抖动、低相位噪声的输出时钟。由于所有主要的PLL分频模块都可通过器件引脚设置进行配置，因此该器件的时钟倍频比可由用户选择。外部PLL环路滤波器组件可调整VCXO PLL的环路响应，进而调整时钟抖动衰减特性。 MK2069 - 01非常适合线卡应用。其3选1输入多路复用器可选择主系统时钟、从（备用）系统时钟以及备用本地线卡时钟。锁定检测器（LD）输出可作为时钟状态监视器。清零（CLR）输入可实现与新选择的输入时钟相位的快速同步，同时消除PLL反馈分频器中的记忆效应所导致的额外时钟周期和漂移。当CLR保持低电平时，它还可作为临时保持功能。 MK2069 - 01是一款基于锁相环（PLL）的时钟发生器，可生成与输入参考时钟同步的输出时钟。它包含两个级联的PLL，分频比可由用户选择。 第一个PLL基于VCXO，并使用外部可牵引晶体作为PLL正常“压控振荡器（VCO）”功能的一部分。即使在采用低PLL环路带宽时，使用VCXO也能确保提供低相位噪声的时钟源。当输入参考频率较低或需要对输入参考进行抖动衰减时，就需要低环路带宽。 第二个PLL用于转换或倍频VCXO PLL的输出频率，VCXO PLL的最大输出频率为27 MHz。这个第二个PLL，即转换PLL，使用片上VCO电路，可提供高达160 MHz的输出时钟。转换PLL使用高环路带宽（通常大于1 MHz）来确保VCO时钟输出的稳定性。它需要一个稳定的高频输入参考，该参考由VCXO PLL提供。 两个PLL内部分频模块的分频值通过器件引脚配置进行设置。这使系统设计人员能够定义以下参数：

• 输入时钟频率
• VCXO晶体频率
• VCLK输出频率
• RCLK输出频率，也是VCXO PLL的鉴相器频率
• TCLK输出频率 任何未使用的时钟或逻辑输出都可设置为三态，以减少对其他时钟输出的干扰（抖动、相位噪声）。为了系统测试目的，输出也可设置为三态。 外部组件用于配置VCXO PLL的环路响应。这有助于最大化环路稳定性，并实现所需的输入时钟抖动衰减特性。

• 输入时钟频率范围为1 kHz至170 MHz
• 输出时钟频率范围为500 kHz至160 MHz
• VCXO电路可对输入时钟进行抖动衰减。抖动传递特性可通过选择外部环路滤波器组件由用户配置。
• 3:1输入多路复用器用于输入参考时钟
• PLL锁定状态输出
• PLL清零功能可实现与改变后的输入时钟相位无缝同步，几乎消除漂移或额外时钟周期的产生。
• 基于VCXO的时钟生成即使在输入时钟频率较低或有抖动的情况下，也能提供极低的抖动和相位噪声。
• 第二个PLL可将VCXO PLL的输出（VCLK）转换为更高或其他的时钟频率（TCLK）。
• 在没有输入时钟的情况下，器件将根据VCXO晶体频率自由运行。
• 56引脚TSSOP封装
• 单3.3 V电源供电
• ICLK0和ICLK1输入具有5 V容限