ISPLSI-3192-100LQ

ispLSI 3192是一款高密度可编程逻辑器件，包含384个寄存器、192个通用I/O引脚、5个专用时钟输入引脚、12个输出路由池（ORP）和一个全局路由池（GRP），可实现所有这些元件之间的完全互连。ispLSI 3192具备5V系统内可编程性和系统内诊断功能。ispLSI 3192不仅能对逻辑进行非易失性重新编程，还能对互连进行重新编程，以提供真正可重构的系统。 ispLSI 3192器件的基本逻辑单元是双通用逻辑块（Twin GLB），标记为A0、A1...F3。ispLSI 3192器件中共有24个这样的双通用逻辑块。每个双通用逻辑块有24个输入、一个可编程与阵列和两个或/异或阵列，以及8个输出，这些输出可配置为组合输出或寄存器输出。所有双通用逻辑块的输入均来自全局路由池。 所有本地逻辑块的输出都返回到全局路由池，以便它们可以连接到器件上任何其他逻辑块的输入。该器件还拥有192个I/O单元，每个单元都直接连接到一个I/O引脚。每个I/O单元可单独编程为组合输入、寄存器输入、锁存输入、输出或具有三态控制的双向I/O引脚。信号电平为TTL兼容电压，输出驱动器的源电流为4 mA，灌电流为8 mA。每个输出可独立编程为快速或慢速输出转换速率，以最大程度减少整体输出开关噪声。 192个I/O单元分为6组，每组32位。每个I/O组通过输出路由池与一个逻辑巨型块相关联。每个巨型块能够提供一个乘积项输出使能（PTOE）信号，该信号全局分配到所有I/O单元。该PTOE信号可在巨型块内的任何通用逻辑块中生成。每个I/O单元可以选择全局OE或PTOE。 四个双通用逻辑块、32个I/O单元和两个输出路由池连接在一起构成一个逻辑巨型块。巨型块由其所共享的资源定义。四个双通用逻辑块的输出通过两个输出路由池连接到一组32个I/O单元。ispLSI 3192器件包含6个这样的巨型块。 全局路由池的输入来自所有双通用逻辑块的输出和所有双向I/O单元的输入。所有这些信号都可用于双通用逻辑块的输入。通过全局路由池的延迟已进行均衡处理，以最大程度减少时序偏差和逻辑毛刺。 ispLSI 3192器件的时钟通过5个专用时钟引脚提供。这5个引脚为双通用逻辑块提供3个时钟，为I/O单元提供2个时钟。 ispLSI 3192的另一项特性是边界扫描功能，它由连接在片上系统逻辑与器件输入输出引脚之间的单元组成。所有I/O引脚都有相关的边界扫描寄存器，三态I/O使用3个边界扫描寄存器，输入使用1个。 ispLSI 3192支持所有IEEE 1149.1强制指令，包括旁路、外部测试和采样。

• 高密度可编程逻辑
  • 192个I/O引脚、9000个PLD门、384个寄存器
  • 高速全局互连
  • 宽输入选通，适用于快速计数器、状态机、地址解码器等
  • 小逻辑块尺寸，适用于随机逻辑
• 高性能E2CMOS技术
  • 最大工作频率fmax = 100 MHz
  • 传播延迟tpd δ = 10 ns
  • TTL兼容输入和输出
  • 电可擦除和重新编程
  • 非易失性
  • 制造时100%测试
  • 未使用的乘积项关闭可节省功耗
• 系统内可编程
  • 支持ISP或ispJTAG编程
  • 提高制造良率、缩短上市时间并提升产品质量
  • 对已焊接器件进行重新编程，实现更快的调试
• 100%兼容IEEE 1149.1边界扫描
• 兼具PLD的易用性和快速系统速度，以及现场可编程门阵列的密度和灵活性
  • 完整的可编程器件可结合胶合逻辑和结构化设计
  • 5个专用时钟输入引脚
  • 同步和异步时钟
  • 可编程输出转换速率控制，以最大程度减少开关噪声
  • 灵活的引脚布局
  • 优化的全局路由池提供全局互连性
• ispDesignEXPERT – 逻辑编译器和完整的ISP器件设计系统，涵盖从HDL综合到系统内编程
  • 卓越的结果质量
  • 与领先的CAE供应商工具紧密集成
  • 提高生产力的时序分析器、探索工具、时序仿真器和ispANALYZER
  • 支持PC和UNIX平台