CY29973AIT

CY29973集成了一个PLL，为高性能微处理器提供低偏斜和低抖动的时钟输出。三个独立的四输出组和一个独立的PLL反馈输出FB_OUT，为可能的输出配置提供了出色的灵活性。若VCO配置为在200 MHz至480 MHz之间运行，则可确保PLL稳定运行。这允许实现高达125 MHz的宽范围输出频率。鉴相器将输入参考时钟与外部反馈输入进行比较。正常工作时，外部反馈输入FB_IN连接到反馈输出FB_OUT。内部VCO以FB_SEL(0:2)和VCO_SEL选择输入设置的输入参考时钟的倍数运行。然后对VCO频率进行分频以提供所需的输出频率。这些分频器由SELA(0,1)、SELB(0,1)、SELC(0,1)选择输入设置。当VCO需要以相对较低的频率运行且可能不稳定时，将VCO_SEL置为低电平，将VCO频率除以2。这可保持所需的输出关系，但提供了更宽的PLL锁定范围。CY29973还能够提供反相输出时钟。当INV_CLK置为高电平时，QC2和QC3输出时钟反相。这些时钟可用作CY29973或第二个PLL设备的反馈输出，为特定设计生成提前或延迟的时钟。这种反相不影响输出到输出的偏斜。当用作零延迟缓冲器时，CY29973可能用于嵌套时钟树应用。对于这些应用，CY29973提供低电压PECL时钟输入作为PLL参考。这允许用户使用LVPECL作为主要时钟分配设备，以利用其出色的偏斜性能。然后CY29973可以锁定LVPECL参考，并以接近零的延迟转换为低偏斜输出。通过使用其中一个输出作为PLL的反馈，可消除通过设备的传播延迟。PLL的作用是使输出边沿与输入参考边沿对齐，从而产生接近零的延迟。参考频率会影响PLL的静态相位偏移，从而影响输入和输出之间的相对延迟。由于静态相位偏移是参考时钟的函数，因此CY29973的Tpd是所使用配置的函数。通常，当输出缓冲器的内部计数器“动态”更改时，其输出时钟周期会出现短或“异常”时钟周期，即周期比正在转换的旧频率或新频率短的时钟周期，以及拉伸时钟周期，即周期比正在转换的旧频率或新频率长的时钟周期。该设备特别包含逻辑，以确保在设备运行时，如果SELA、SELB、SELC和VCO_SEL中任何或所有引脚的逻辑电平“动态”更改，不会出现异常和拉伸时钟脉冲。在输出频率关系不是彼此整数倍的情况下，SYNC输出为系统同步提供信号。CY29973监视QA和QC输出时钟之间的关系。它在QA和QC输出的重合上升沿之前一个周期提供一个持续一个周期的低电平脉冲。脉冲的持续时间和位置取决于QA和QC输出频率中的较高者。CY29973的各个输出使能或冻结控制允许用户在设计中实现独特的电源管理方案。当冻结控制位激活时，输出在逻辑“0”状态停止。串行输入寄存器包含14个输出时钟中的12个的一个可编程冻结使能位。QC0和FB_OUT输出不能通过串行端口冻结，以避免在加载串行数据时出现任何潜在的锁定情况。当编程逻辑“0”时输出被冻结，当写入逻辑“1”时输出被使能。各个输出的使能和冻结以消除部分“异常”时钟可能性的方式进行。串行输入寄存器通过SDATA输入进行编程，写入一个逻辑“0”起始位，后跟12个NRZ冻结使能位。每个SDATA位的周期等于自由运行的SCLK信号的周期。SDATA在上升沿采样。

• 输出频率高达125 MHz
• 12个时钟输出：频率可配置
• 最大输出到输出偏斜350 ps
• 可配置输出禁用
• 两个参考时钟输入用于动态切换
• 振荡器或PECL参考输入
• 与扩频兼容
• 无毛刺输出时钟转换
• 3.3V电源
• 与MPC973引脚兼容
• 工业温度范围：-40℃至+85℃
• 52引脚TQFP封装