CY7B994V-5BBI

CY7B993V和CY7B994V高速多相PLL时钟缓冲器为用户提供了对系统时钟功能的可选控制。这种多输出时钟驱动器为系统集成商提供了优化高性能计算机和通信系统时序所需的功能。这些器件具有有保证的最大总时序预算（TTB）窗口，该窗口规定了在输出频率、电源电压、工作温度、输入边沿速率和工艺变化时，所有输出时钟相对于输入参考时钟的情况。18个可配置输出各自驱动阻抗低至50Ω的端接传输线，同时在LVTTL电平下提供最小且指定的输出偏斜。输出分为五组。第1至4组的四个输出允许1至12的分频功能，同时允许以625 - 1300 ps的增量进行高达10.4 ns的相位调整。其中一个输出组还包括独立的时钟反相功能。反馈组由两个输出组成，允许1至12的分频功能和有限的相位调整。这18个输出中的任何一个都可以连接到反馈输入以及驱动其他输入。可选参考输入是一种容错功能，当主时钟源不工作时，可平滑切换到辅助时钟源。参考输入和反馈输入可配置为适应LVTTL或差分（LVPECL）输入。完全集成的PLL可减少抖动并简化电路板布局。

• 最大500 ps总时序预算（TTB）窗口
• 12 - 100 MHz（CY7B993V）或24 - 200 MHz（CY7B994V）输入/输出操作
• 匹配对输出偏斜 < 200 ps
• 零输入到输出延迟
• 18个LVTTL输出，驱动50Ω端接线
• 200 MHz下16个输出：商用温度
• 200 MHz下6个输出：工业温度
• 3.3V LVTTL/LVPECL、容错且可热插拔参考输入
• 以625/1300 ps步长进行相位调整，最大可达±10.4 ns
• 1 - 6、8、10、12的乘/除比
• 单个输出组禁用
• 用于测试目的的输出高阻抗选项
• 带锁定指示的完全集成锁相环（PLL）
• 典型周期到周期抖动 < 50 ps
• 单3.3V ± 10%电源
• 100引脚TQFP封装
• 100引脚BGA封装