CY7C1219F-133AC

CY7C1219F SRAM集成了32,768 x 36 SRAM单元、先进的同步外围电路和用于内部突发操作的两位计数器。所有同步输入由正边沿触发的时钟输入（CLK）控制的寄存器选通。同步输入包括所有地址、所有数据输入、地址流水线片选（CE1上划线）、深度扩展片选（CE2和CE3上划线）、突发控制输入（ADSC、ADSP和ADV）、写使能（BW[A:D]上划线和BWE）以及全局写（GW）。异步输入包括输出使能（OE）和ZZ引脚。地址和片选在地址选通处理器（ADSP）或地址选通控制器（ADSC）激活时在时钟上升沿寄存。后续的突发地址可由前进引脚（ADV）控制在内部生成。地址、数据输入和写控制在片上寄存以启动自定时写周期。该器件支持字节写操作。写周期的宽度可由字节写控制输入控制为1到4个字节。GW为低电平时会写入所有字节。该器件包含一个额外的流水线使能寄存器，在执行取消选择操作时会将输出缓冲器关闭延迟一个周期，此功能允许进行深度扩展而不影响系统性能。CY7C1219F采用+3.3V核心电源供电，所有输出采用+3.3V电源。所有输入和输出都符合JEDEC标准JESD8 - 5。

• 用于流水线操作的寄存输入和输出
• 无等待状态的深度扩展
• 32K × 36位通用I/O架构
• 3.3V -5% 和 +10% 核心电源供应（VDD），3.3V I/O 供应（VDDQ）
• 快速时钟到输出时间：3.5 ns（适用于166-MHz器件），4.0 ns（适用于133-MHz器件）
• 提供高性能的3-1-1访问速率
• 用户可选的突发计数器，支持交错或线性突发序列
• 独立的处理器和控制器地址选通
• 同步自定时写入
• 异步输出使能
• JEDEC标准的100引脚TQFP封装和引脚排列
• “ZZ”睡眠模式选项

• 系统二级缓存