CY7C1298F-133AC

CY7C1298F SRAM集成了65,536x18 SRAM单元，具有先进的同步外围电路和用于内部突发操作的两位计数器。所有同步输入都通过由正边沿触发的时钟输入(CLK)控制的寄存器门控。同步输入包括所有地址、所有数据输入、地址流水线芯片使能(CE1，低电平有效)、深度扩展芯片使能(CE2和CE3，低电平有效)、突发控制输入(ADSC、ADSP和ADV，低电平有效)、写入使能(BW[A:B]和BWE，低电平有效)以及全局写入(GW，低电平有效)。异步输入包括输出使能(OE，低电平有效)和ZZ引脚。当处理器地址选通(ADSP)或控制器地址选通(ADSC)有效时，地址和芯片使能在时钟上升沿被寄存。随后的突发地址可以由前进引脚(ADV)控制内部生成。地址、数据输入和写入控制被寄存到芯片上，以启动自定时写入周期。该部件支持字节写入操作。写入周期可以是一到两个字节宽，由字节写入控制输入控制。GW低电平有效时，所有字节都被写入。该器件包含一个额外的流水线使能寄存器，在执行取消选择时，延迟关闭输出缓冲区一个额外周期。此功能允许深度扩展而不影响系统性能。CY7C1298F使用+3.3V核心电源供电，而所有输出使用+3.3V电源供电。所有输入和输出符合JEDEC标准JESD8-5。

• 用于流水线操作的寄存输入和输出
• 64K × 18位通用I/O架构
• 3.3V -5% 和 +10% 核心电源供应 (VDD)，3.3V I/O 电源供应 (VDDQ)
• 快速时钟到输出时间 — 3.5ns（适用于166-MHz器件）— 4.0ns（适用于133-MHz器件）
• 提供高性能3-1-1访问速率
• 用户可选的突发计数器，支持交错或线性突发序列
• 独立的处理器和控制器地址选通
• 同步自定时写入
• 异步输出使能
• JEDEC标准100引脚TQFP封装和引脚排列
• “ZZ”睡眠模式选项