CY7C1313V18-167BZC

CY7C1311V18/CY7C1313V18/CY7C1315V18是1.8V同步流水线静态随机存取存储器（SRAM），采用QDR - II架构。QDR - II架构有两个独立端口访问存储阵列，读端口有专用数据输出支持读操作，写端口有专用数据输入支持写操作，这种架构有独立的数据输入和输出，无需像常见I/O设备那样“反转”数据总线。通过公共地址总线访问每个端口，读写地址在输入（K）时钟的交替上升沿锁存，读写端口相互独立。为了最大化数据吞吐量，读写端口都配备了双倍数据速率（DDR）接口。每个地址位置关联四个8位字（CY7C1311V18）或18位字（CY7C1313V18）或36位字（CY7C1315V18），数据能在输入时钟（K和K、C和C）的每个上升沿进出设备，在简化系统设计的同时最大化了内存带宽。深度扩展通过每个端口的端口选择实现，端口选择使每个端口能独立运行。所有同步输入通过由K或K（上划线）输入时钟控制的输入寄存器，所有数据输出通过由C或C（上划线）输入时钟控制的输出寄存器，写操作由片上同步自定时写电路执行。

• 独立的读写数据端口，支持并发事务
• 250 MHz时钟，实现高带宽
• 4字突发，降低地址总线频率
• 读写端口均采用双倍数据速率（DDR）接口（数据在250 MHz时以500 MHz传输）
• 两个输入时钟（K和K），实现精确的DDR时序，SRAM仅使用上升沿
• 两个输出时钟（C和C），解决时钟偏移和飞行时间不匹配问题
• 回波时钟（CQ和CQ），简化高速系统中的数据捕获
• 单个复用地址输入总线，锁存读写端口的地址输入
• 独立的端口选择，用于深度扩展
• 同步内部自定时写操作
• 提供×8、×18和×36配置
• 全数据一致性，提供最新数据
• 核心Vdd = 1.8(±0.1V)；I/O Vddq = 1.4V至Vdd
• 13×15×1.2mm、1.0mm间距的FBGA封装，165球（11×15矩阵）
• 可变驱动HSTL输出缓冲器
• JTAG 1149.1兼容测试访问端口
• 延迟锁定环（DLL），实现精确的数据定位