CY7C1350B-133AI

CY7C1350B是一款3.3V、128K×36的同步流水线突发静态随机存取存储器（SRAM），专门设计用于支持无等待状态的无限连续读写操作。它配备了先进的无总线延迟（NoBL）逻辑，可在每个时钟周期传输数据，实现连续的读写操作。这一特性显著提高了SRAM的吞吐量，尤其适用于需要频繁读写转换的系统。该器件与ZBT SRAM IDT71V546、MT55L128L36P和MCM63Z736引脚和功能兼容。所有同步输入通过由时钟上升沿控制的输入寄存器，所有数据输出通过由时钟上升沿控制的输出寄存器。时钟输入由时钟使能（CEN）信号限定，当CEN无效时，操作暂停并延长前一个时钟周期。从时钟上升沿起的最大访问延迟为3.5 ns（166 MHz器件）。写操作由四个字节写选择（BWS[3:0]上划线）和一个写使能（WE）输入控制，所有写操作通过片上同步自定时写电路进行。三个同步片选使能（CE1上划线、CE2、CE3上划线）和一个异步输出使能（OE）便于进行存储体选择和输出三态控制。为避免总线冲突，写序列的数据部分期间输出驱动器同步三态。

• 引脚与ZBT器件IDT71V546、MT55L128L36P和MCM63Z736兼容，功能等效
• 支持166 MHz总线操作，零等待状态，每个时钟传输数据
• 内部自定时输出缓冲控制，无需使用OE
• 全寄存器（输入和输出），用于流水线操作
• 字节写能力，128K×36通用I/O架构
• 单3.3V电源
• 快速时钟到输出时间：166 MHz器件为3.5 ns；150 MHz器件为3.8 ns；143 MHz器件为4.0 ns；133 MHz器件为4.2 ns；100 MHz器件为5.0 ns；80 MHz器件为7.0 ns
• 时钟使能（CEN）引脚用于暂停操作
• 同步自定时写
• 异步输出使能
• JEDEC标准100 TQFP封装
• 突发能力 — 线性或交错突发顺序
• 低待机功耗（最大17.325 mW）