CY7C4225-15AC

CY7C42X5是高速、低功耗的先进先出（FIFO）存储器，具有时钟控制的读写接口。所有产品位宽均为18位，引脚和功能与IDT722x5兼容。CY7C42X5可以级联以增加FIFO深度。可编程特性包括几乎满/几乎空标志。这些FIFO为各种数据缓冲需求提供了解决方案，包括高速数据采集、多处理器接口和通信缓冲。

这些FIFO具有18位输入和输出端口，由独立的时钟和使能信号控制。输入端口由自由运行时钟（WCLK）和写使能引脚（WEN）控制。当WEN有效时，数据在WCLK信号的上升沿写入FIFO。当WEN保持有效时，数据在每个周期持续写入FIFO。输出端口以类似的方式由自由运行的读时钟（RCLK）和读使能引脚（REN）控制。此外，CY7C42X5还有一个输出使能引脚（OE）。读写时钟可以连接在一起以实现单时钟操作，或者两个时钟可以独立运行以用于异步读写应用。时钟频率最高可达100 MHz。

这些设备具备重传和同步几乎满/几乎空标志功能。

使用级联输入（WXI、RXI）、级联输出（WXO、RXO）和首次加载（FL）引脚可以实现深度扩展。WXO和RXO引脚连接到下一个设备的WXI和RXI引脚，最后一个设备的WXO和RXO引脚应连接到第一个设备的WXI和RXI引脚。第一个设备的FL引脚连接到VSS，其余所有设备的FL引脚应连接到VCC。

CY7C42X5提供五个状态引脚。这些引脚经过解码以确定五种状态之一：空、几乎空、半满、几乎满和满（见表2）。半满标志与WXO引脚共用。该标志在独立和位宽扩展配置中有效。在深度扩展中，该引脚提供扩展输出（WXO）信息，用于在下一个FIFO激活时发出信号。

空和满标志是同步的，即它们相对于读时钟（RCLK）或写时钟（WCLK）改变状态。进入或退出空状态时，标志仅由RCLK更新。表示满状态的标志仅由WCLK更新。同步标志架构保证标志在一个时钟周期到下一个时钟周期内保持有效。如前所述，如果VCC / SMODE（上划线）连接到VSS，则几乎空/几乎满标志变为同步。所有配置均采用先进的0.65μm N阱CMOS技术制造。输入ESD保护大于2001V，通过使用保护环防止闩锁。

• 高速、低功耗的先进先出（FIFO）存储器
• 64 x 18（CY7C4425）
• 256 x 18（CY7C4205）
• 512 x 18（CY7C4215）
• 1K x 18（CY7C4225）
• 2K x 18（CY7C4235）
• 4K x 18（CY7C4245）
• 高速100 MHz操作（10 ns读写周期时间）
• 低功耗（ICC = 45 mA）
• 完全异步且可同时进行读写操作
• 空、满、半满以及可编程的几乎空/几乎满状态标志
• 与TTL兼容
• 重传功能
• 输出使能（OE）引脚
• 独立的读写使能引脚
• 中心电源和接地以降低噪声
• 支持自由运行的50%占空比时钟输入
• 位宽扩展能力
• 深度扩展能力
• 节省空间的64引脚10x10 TQFP和14x14 TQFP、68引脚PLCC封装