CY7C4291V-15JC

CY7C4261/71/81/91V 是高速、低功耗的 FIFO 存储器，具备时钟控制的读写接口，数据位宽均为 9 位。它们与 CY7C42x1V 同步 FIFO 系列引脚兼容，可编程特性包括近乎满/近乎空标志。这些 FIFO 能满足各种数据缓冲需求，如高速数据采集、多处理器接口和通信缓冲。

这些 FIFO 拥有 9 位输入和输出端口，分别由独立的时钟和使能信号控制。输入端口由自由运行时钟（WCLK）和两个写使能引脚（WEN1、WEN2/LD）控制。当 WEN1 为低电平且 WEN2/LD 为高电平时，数据在 WCLK 信号的上升沿写入 FIFO。在 WEN1 和 WEN2/LD 保持有效期间，数据在每个 WCLK 周期持续写入 FIFO。输出端口以类似方式由自由运行的读时钟（RCLK）和两个读使能引脚（REN1、REN2）控制。此外，CY7C4261/71/81/91V 还有一个输出使能引脚（OE）。读（RCLK）和写（WCLK）时钟可以连接在一起实现单时钟操作，也可以独立运行以用于异步读写应用，时钟频率最高可达 100 MHz。通过使用一个使能输入进行系统控制，另一个使能由扩展逻辑控制以引导数据流，可实现深度扩展。

CY7C4261/71/81/91V 提供四个状态引脚：空、满、可编程近乎空和可编程近乎满。近乎空/近乎满标志可编程至单字粒度，可编程标志默认设置为空 +7 和满 -7。这些标志是同步的，即它们相对于读时钟（RCLK）或写时钟（WCLK）改变状态。进入或退出空和近乎空状态时，标志仅由 RCLK 更新；表示近乎满和满状态的标志仅由 WCLK 更新。同步标志架构确保标志至少在一个周期内保持其状态。

所有配置均采用先进的 0.35μm CMOS 技术制造。输入 ESD 保护大于 2001V，通过使用保护环防止闩锁。

CY7C4261/71/81/91V 由一个 16K、32K、64K 或 128K 字的 9 位字数组（由 SRAM 单元的双端口数组实现）、一个读指针、一个写指针、控制信号（RCLK、WCLK、REN1、REN2、WEN1、WEN2、RS）和标志（EF、PAE、PAF、FF）组成。

上电时，FIFO 必须通过复位（RS）周期进行复位，这会使 FIFO 进入由 EF 为低电平表示的空状态。在 RS 上升沿之后的 t_RSF 时间内，所有数据输出（Q0 - 8）变为低电平。为使 FIFO 复位到默认状态，用户在 RS 为低电平时不得进行读写操作。在 RS 变为低电平后的 t_RSF 时间内，所有标志保证有效。

当 WEN1 信号为有效低电平、WEN2 为有效高电平且 FF 为有效高电平时，D0 - 8 引脚上的数据在 WCLK 信号的每个上升沿写入 FIFO。类似地，当 REN1 和 REN2 信号为有效低电平且 EF 为有效高电平时，FIFO 存储器中的数据将出现在 Q0 - 8 输出端。在 REN1 和 REN2 有效期间，新数据将在 RCLK 的每个上升沿出现。REN1 和 REN2 必须在 RCLK 之前建立 t_ENS 时间，以实现有效的读功能；WEN1 和 WEN2 必须在 WCLK 之前出现 t_ENS 时间，以实现有效的写功能。

提供一个输出使能（OE）引脚，当 OE 有效时，使 Q0 - 8 输出处于三态。当 OE 使能（低电平）时，输出寄存器中的数据将在 t_OE 时间后出现在 Q0 - 8 输出端。如果设备级联，OE 功能仅在被读使能的 FIFO 上输出数据。

FIFO 包含溢出电路，当 FIFO 满时禁止额外写入；还包含下溢电路，当 FIFO 空时禁止额外读取。空的 FIFO 即使在进行额外读取后，仍会在其 Q0 - 8 输出端保持最后一次有效读取的数据。

写使能 1（WEN1）：如果 FIFO 配置为可编程标志，写使能 1（WEN1）是唯一的写使能控制引脚。在这种配置下，当写使能 1（WEN1）为低电平时，数据可以在每个写时钟（WCLK）的低到高转换时加载到输入寄存器和 RAM 阵列中。数据按顺序存储在 RAM 阵列中，且与任何正在进行的读操作无关。

写使能 2/加载（WEN2/LD）：这是一个双用途引脚。FIFO 在复位时配置为具有可编程标志或两个写使能，以实现深度扩展。如果写使能 2/加载（WEN2/LD）在复位时设置为有效高电平（RS 上划线）

• 3.3V 工作电压，低功耗，易于集成到低压系统中
• 高速、低功耗的先进先出（FIFO）存储器
• 16K × 9（CY7C4261V）
• 32K × 9（CY7C4271V）
• 64K × 9（CY7C4281V）
• 128K × 9（CY7C4291V）
• 采用 0.35 微米 CMOS 工艺，实现最佳速度/功耗比
• 高速 100 MHz 运行（读写周期时间为 10 ns）
• 低功耗
• ICC = 25 mA
• ISB = 4 mA
• 完全异步且可同时进行读写操作
• 具有空、满、可编程近乎空和可编程近乎满状态标志
• 输出使能（OE）引脚
• 独立的读写使能引脚
• 支持 50% 占空比的自由运行时钟输入
• 具备宽度扩展能力
• 32 引脚 PLCC 封装
• 与 CY7C42X1V 系列引脚兼容，可进行密度升级
• 与 CY7C4261/71/81/91 引脚兼容的 3.3V 解决方案