CY7C1668KV18-450BZXC

CY7C1668KV18和CY7C1670KV18是采用DDR II+架构的1.8V同步流水线SRAM。DDR II+由一个SRAM内核和先进的同步外围电路组成。读写地址在输入（K）时钟的交替上升沿锁存。写数据在K和K的上升沿寄存。读数据在K和K的上升沿驱动。每个地址位置关联两个18位字（CY7C1668KV18）或36位字（CY7C1670KV18），它们会依次突发进入或离开器件。异步输入包括输出阻抗匹配输入（ZQ）。同步数据输出（Q，与数据输入D共享相同物理引脚）与两个输出回波时钟CQ/CQ紧密匹配，消除了在系统设计中分别从每个DDR SRAM捕获数据的需要。所有同步输入通过由K或K输入时钟控制的输入寄存器。所有数据输出通过由K或K输入时钟控制的输出寄存器。写入通过片上同步自定时写入电路进行。

• 144 Mbit密度（8 M × 18、4 M × 36）
• 550 MHz时钟，实现高带宽
• 双字突发，降低地址总线频率
• 550 MHz时的双倍数据速率（DDR）接口（数据传输速率为1100 MHz）
• 2.5个时钟周期延迟
• 两个输入时钟（K和K上划线），实现精确的DDR时序
• SRAM仅使用上升沿
• 回波时钟（CQ和CQ上划线），简化高速系统中的数据捕获
• 数据有效引脚（QVLD），指示输出上的有效数据
• 同步内部自定时写入
• 当DOFF上划线置为高电平时，DDR II+以2.5个周期的读取延迟运行
• 当DOFF置为低电平时，其操作类似于具有一个周期读取延迟的DDR I器件
• 核心VDD = 1.8 V ± 0.1 V；I/O VDDQ = 1.4 V至VDD
• 支持1.5 V和1.8 V的I/O电源
• 高速收发器逻辑（HSTL）输入和可变驱动HSTL输出缓冲器
• 采用165球细间距球栅阵列（FBGA）封装（15 × 17 × 1.4 mm）
• 提供无铅封装
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL），实现精确的数据定位