CY7C1618KV18-300BZXC

CY7C1618KV18和CY7C1620KV18是配备DDR II架构的1.8V同步流水线SRAM。DDR II由具有同步外围电路和1位突发计数器的SRAM核心组成。读取和写入的地址在输入（K）时钟的交替上升沿锁存。写入数据在K和K反相的上升沿注册。读取数据在C和C反相的上升沿驱动（如果提供），或者如果C/C反相未提供，则在K和K反相的上升沿驱动。在CY7C1618KV18和CY7C1620KV18上，突发计数器接收外部地址的最低有效位，并依次将两个18位字（对于CY7C1618KV18）或两个36位字（对于CY7C1620KV18）突发进出设备。异步输入包括输出阻抗匹配输入（ZQ）。同步数据输出（Q，与数据输入D共享相同的物理引脚）与两个输出回声时钟CQ/CQ紧密匹配，消除了在系统设计中单独捕获数据的需要。输出数据时钟（C/C反相）实现系统时钟和数据同步的灵活性。所有同步输入通过由K或K反相输入时钟控制的输入寄存器。所有数据输出通过由C或C反相（或在单时钟域中由K或K反相）输入时钟控制的输出寄存器。写入通过片上同步自定时写入电路进行。

• 144-Mbit密度（8M × 18，4M × 36）
• 333 MHz时钟，用于高带宽
• 两字突发，用于降低地址总线频率
• 双数据率（DDR）接口（数据在333 MHz下以666 MHz传输）
• 两个输入时钟（K和K反相）用于DDR时序
• SRAM仅使用上升沿
• 两个输出数据时钟（C和C反相）以最小化时钟偏斜和飞行时间不匹配
• 回声时钟（CQ和CQ）简化高速系统中的数据捕获
• 同步内部自定时写入
• DDR II在DOFF置高时以1.5周期读取延迟操作
• 在DOFF置低时，操作类似于具有单周期读取延迟的DDR I设备
• 1.8V核心电源，具有高速收发器逻辑（HSTL）输入和输出
• 可变驱动HSTL输出缓冲器
• 扩展的HSTL输出电压（1.4V ~ VDD）
• 支持1.5V和1.8V I/O电源
• 提供165球细间距球栅阵列（FBGA）封装（15 × 17 × 1.4 mm）
• 提供无铅封装
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL）用于数据放置