CDC2536DBR

CDC2536是一款高性能、低偏斜、低抖动的时钟驱动器。它采用锁相环（PLL），在频率和相位上精确对齐时钟输出信号与时钟输入（CLKIN）信号。该器件专为与同步DRAM和流行的微处理器配合使用而设计，这些处理器的工作速度范围为50 MHz至100 MHz，若将输出配置为半频输出，速度可低至25 MHz。CDC2536的电源电压VCC为3.3 V，旨在驱动50 Ω的传输线。此外，CDC2536还提供片上串联阻尼电阻，无需外部端接组件。 反馈（FBIN）输入用于使输出时钟在频率和相位上与输入时钟（CLKIN）同步。六个输出时钟中的一个必须反馈到FBIN，以便PLL维持CLKIN与输出之间的同步。用作反馈引脚的输出与CLKIN同步至相同频率。 Y输出可配置为与CLKIN同相且同频切换。选择（SEL）输入可配置三个Y输出，使其工作在CLKIN频率的二分之一或两倍，具体取决于哪个引脚反馈到FBIN。所有输出信号的占空比均调整为50%，与输入时钟的占空比无关。 提供输出使能（OE）用于输出控制。当OE为高电平时，输出处于高阻态；当OE为低电平时，输出有效。TEST用于器件的工厂测试，也可用于旁路PLL。在正常工作时，TEST应接地。 与许多包含PLL的产品不同，CDC2536无需外部RC网络。PLL的环路滤波器集成在片上，可最大限度减少组件数量、电路板空间和成本。 由于基于PLL电路，CDC2536需要一段稳定时间，以使反馈信号与参考信号实现相位锁定。在上电、CLKIN施加固定频率和固定相位信号之后，以及PLL参考或反馈信号发生任何变化之后，都需要这段稳定时间。这些变化包括SEL改变、通过TEST启用PLL以及通过OE启用所有输出。 CDC2536的工作温度范围为0℃至70℃。

• 适用于时钟分配和时钟生成应用的低输出偏斜，电源电压VCC为3.3 V
• 将一个时钟输入分配到六个输出，一个选择输入可配置三个输出，使其工作在输入频率的二分之一或两倍
• 无需外部RC网络
• 片上串联阻尼电阻
• 外部反馈引脚（FBIN）用于使输出与输入时钟同步
• TTL兼容输入和输出
• 输出驱动50 Ω并联端接传输线
• 先进的EPIC-IIB BiCMOS设计，显著降低功耗
• 分布式Vcc和接地引脚可降低开关噪声
• 采用28引脚塑料收缩小外形封装