MT47H32M16BN-37E:D TR

DDR2 SDRAM采用双倍数据率架构以实现高速运行。该双倍数据率架构本质上是4n预取架构，其接口设计为在每个时钟周期于I/O焊球处传输两个数据字。对于DDR2 SDRAM，单次读取或写入访问实际上由内部DRAM核心处一次4n位宽、单时钟周期的数据传输，以及I/O焊球处四次相应的n位宽、半时钟周期的数据传输组成。

双向数据选通（DQS, DQS#）与数据一同外部传输，用于接收端的数据捕获。DQS是由DDR2 SDRAM在读取期间以及由内存控制器在写入期间传输的选通信号。对于读取，DQS与数据边沿对齐；对于写入，DQS与数据中心对齐。x16配置提供两个数据选通，一个用于低位字节（LDQS, LDQS#），另一个用于高位字节（UDQS, UDQS#）。

DDR2 SDRAM工作于差分时钟（CK和CK#）；CK变高和CK#变低的交叉点称为CK的上升沿。命令（地址和控制信号）在CK的每个上升沿被寄存。输入数据在DQS的两个边沿被寄存，输出数据则参考DQS的两个边沿以及CK的两个边沿。

对DDR2 SDRAM的读取和写入访问是突发导向的；访问从选定位置开始，并按编程序列继续一定数量的位置。访问以激活命令的寄存开始，随后是读取或写入命令。与激活命令同时寄存的地址位用于选择要访问的存储体和行。与读取或写入命令同时寄存的地址位用于选择存储体和突发访问的起始列位置。

DDR2 SDRAM提供可编程的读取或写入突发长度为四个或八个位置。DDR2 SDRAM支持用另一个读取中断一个八位置的突发读取，或用另一个写入中断一个八位置的突发写入。可启用自动预充电功能，以提供在突发访问结束时发起的自定时行预充电。

与标准DDR SDRAM一样，DDR2 SDRAM的流水线多存储体架构允许并发操作，从而通过隐藏行预充电和激活时间提供高有效带宽。

提供自刷新模式，以及节能的掉电模式。

所有输入均兼容JEDEC SSTL_18标准。所有全驱动强度输出均兼容SSTL_18。

• 符合RoHS标准
• VDD = +1.8V ± 0.1V, VDDQ = +1.8V ± 0.1V
• JEDEC标准1.8V I/O（兼容SSTL_18）
• 差分数据选通（DQS, DQS#）选项
• 4n位预取架构
• x8配置的重复输出选通（RDQS）选项
• 延迟锁定环（DLL）用于对齐DQ和DQS与CK的转换
• 4个内部存储体用于并发操作
• 可编程CAS延迟（CL）
• 附加CAS延迟（AL）
• 写入延迟 = 读取延迟 - 1 tCK
• 可选突发长度（BL）：4或8
• 可调数据输出驱动强度
• 64毫秒，8,192周期刷新
• 片上终端（ODT）
• 工业温度（IT）选项
• 汽车温度（AT）选项
• 支持JEDEC时钟抖动规范