AS4C512M8D3LC-12BANTR
512M x 8位DDR3L同步DRAM
SMT扩展库PCB免费打样
私有库下单最高享92折
- 品牌名称
- Alliance Memory
- 商品型号
- AS4C512M8D3LC-12BANTR
- 商品编号
- C17595435
- 商品封装
- FBGA-78(7.5x10.6)
- 包装方式
- 编带
- 商品毛重
- 0.316克(g)
商品参数
| 属性 | 参数值 | |
|---|---|---|
| 商品目录 | DDR SDRAM | |
| 存储器构架(格式) | DDR3 SDRAM | |
| 时钟频率(fc) | 800MHz | |
| 存储容量 | 4Gbit | |
| 工作电压 | 1.283V~1.45V |
| 属性 | 参数值 | |
|---|---|---|
| 工作电流 | - | |
| 刷新电流 | - | |
| 工作温度 | -40℃~+105℃ | |
| 功能特性 | 写入均衡功能；自动预充电功能；ZQ校准功能；异步复位功能；动态片上端接；数据掩码功能 |
商品概述
4Gb双数据速率3（DDR3L）DRAM采用双数据速率架构以实现高速运行。它内部配置为八组DRAM。4Gb芯片组织为64Mbit x 8个I/O x 8组设备。这些同步设备在一般应用中可实现高达1866Mb/秒/引脚的高速双数据速率传输。该芯片设计符合所有关键DDR3L DRAM特性，所有控制和地址输入与一对外部提供的差分时钟同步。输入在差分时钟的交叉点（CK上升和CK#下降）锁存。所有I/O以源同步方式与差分DQS对同步。DDR3L SDRAM是一种高速动态随机存取存储器，内部配置为八组DRAM。它采用8n预取架构以实现高速运行。8n预取架构与接口相结合，旨在每个时钟周期在I/O引脚传输两个数据字。对DDR3L SDRAM的读写操作是面向突发的，从选定位置开始，并按照编程序列持续进行八个突发长度或四个“截断”突发。操作从激活命令的注册开始，然后是读或写命令。与激活命令同时注册的地址位用于选择要激活的组和行（BA0 - BA2选择组；A0 - A15选择行）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过A10），并在模式寄存器启用的情况下“动态”选择BC4或BL8模式（通过A12）。在正常操作之前，DDR3L SDRAM必须以预定义的方式上电并初始化。
商品特性
- 符合JEDEC标准
- 符合AEC - Q100标准
- 电源：VDD和VDDQ = +1.35V
- 向后兼容VDD和VDDQ = +1.5V ± 0.075V
- 工作温度：TC = -40 ~ 105°C（汽车级）
- 支持JEDEC时钟抖动规范
- 完全同步操作
- 快速时钟速率：800/933MHz
- 差分时钟，CK和CK#
- 双向差分数据选通 - DQS和DQS#
- 8个内部组用于并发操作
- 8n位预取架构
- 流水线内部架构
- 预充电和主动掉电
- 可编程模式和扩展模式寄存器
- 附加延迟（AL）：0，CL - 1，CL - 2
- 可编程突发长度：4，8
- 突发类型：顺序/交错
- 输出驱动器阻抗控制
- 自动刷新和自刷新
- 当TC > 95°C时不支持自刷新功能
- 平均刷新周期：
- 8192周期/64ms（在 - 40°C ≤ Tc ≤ +85°C时为7.8us）
- 8192周期/32ms（在 +85°C ≤ TC ≤ +95°C时为3.9us）
- 8192周期/16ms（在 +95°C ≤ TC ≤ +105°C时为1.95us）
- 写校准
- ZQ校准
- 动态ODT（Rtt_Nom和Rtt_WR）
- 符合RoHS标准
- 78球7.5 × 10.6 × 1.2mm FBGA封装
- 无铅和无卤