AS4C256M8D3LC-12BCN
256M x 8 bit DDR3L同步动态随机存取存储器
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- 描述
- 256M x 8 bit DDR3L Synchronous DRAM (SDRAM) 是一款高速动态随机存取存储器，内部配置为八个bank。该设备使用8n预取架构实现高速操作。8n预取架构结合了设计用于每周期在I/O引脚传输两个数据字的接口。单个读或写操作由内部DRAM核心四个时钟周期的8n位宽数据传输和I/O引脚两个相应的一半时钟周期的n位宽数据传输组成。读和写操作是突发导向的，从选定的位置开始，并继续进行。
- 品牌名称
- Alliance Memory
- 商品型号
- AS4C256M8D3LC-12BCN
- 商品编号
- C17595944
- 商品封装
- FBGA-78(7.5x10.5)
- 包装方式
- 托盘
- 商品毛重
- 0.562克(g)
商品参数
| 属性 | 参数值 | |
|---|---|---|
| 商品目录 | DDR SDRAM | |
| 存储器构架(格式) | DDR3 SDRAM | |
| 时钟频率(fc) | 800MHz | |
| 存储容量 | 2Gbit | |
| 工作电压 | 1.283V~1.45V |
| 属性 | 参数值 | |
|---|---|---|
| 工作电流 | - | |
| 刷新电流 | - | |
| 工作温度 | 0℃~+95℃ | |
| 功能特性 | 写入均衡功能；自动预充电功能；ZQ校准功能；异步复位功能；动态片上端接；数据掩码功能 |
商品概述
2Gb双数据速率3（DDR3L）DRAM采用双数据速率架构以实现高速运行。它内部配置为八组DRAM。2Gb芯片被组织为32Mbit x 8 I/O x 8组设备。这些同步设备在一般应用中可实现高达1600 Mb/秒/引脚的高速双数据速率传输。该芯片设计符合所有关键的DDR3L DRAM特性，所有控制和地址输入都与一对外部提供的差分时钟同步。输入在差分时钟的交叉点（CK上升和CK#下降）被锁存。所有I/O都以源同步方式与差分DQS对同步。DDR3L SDRAM是一种高速动态随机存取存储器，内部配置为八组DRAM。DDR3L SDRAM采用8n预取架构以实现高速运行。8n预取架构与接口相结合，旨在在I/O引脚每个时钟周期传输两个数据字。DDR3L SDRAM的单次读写操作包括在内部DRAM核心进行一次8n位宽、四个时钟的数据传输，以及在I/O引脚进行两次相应的n位宽、半个时钟周期的数据传输。对DDR3L SDRAM的读写操作是面向突发的，从选定位置开始，并按照编程序列持续进行长度为八的突发或长度为四的“截断”突发。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要激活的组和行（BA0 - BA2选择组；A0 - A14选择行）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过A10），并在模式寄存器启用的情况下“即时”选择BC4或BL8模式（通过A12）。在正常操作之前，DDR3L SDRAM必须以预定义的方式上电并初始化。
商品特性
- 符合JEDEC标准
- 电源：VDD和VDDQ = +1.35V (1.283V ~ 1.45V)
- 向后兼容VDD和VDDQ = +1.5V ± 0.075V
- 工作温度：
- 商业级：TC = 0 ~ 95°C
- 工业级：TC = -40 ~ 95°C
- 扩展温度：Tc = 85~95°C
- 支持JEDEC时钟抖动规范
- 全同步操作
- 快速时钟速率：800MHz
- 差分时钟，CK和CK#
- 双向差分数据选通 - DQS和DQS#
- 8个内部组用于并发操作
- 8n位预取架构
- 流水线内部架构
- 预充电和主动掉电
- 可编程模式和扩展模式寄存器
- 附加延迟（AL）：0、CL - 1、CL - 2
- 可编程突发长度：4、8
- 突发类型：顺序/交错
- 输出驱动器阻抗控制
- 平均刷新周期：
- 8192周期/64ms（在 - 40°C ≤ Tc ≤ +85°C时为7.8us）
- 8192周期/32ms（在 +85°C ≤ TC ≤ +95°C时为3.9us）
- 写电平调整
- ZQ校准
- 动态ODT（Rtt_Nom和Rtt_WR）
- 符合RoHS标准
- 自动刷新和自刷新
- 78球7.5×10.5×1.0mm FBGA封装
- 无铅和无卤素