NDL56PFJ-8KET TR

512Mb DDR3/3L SDRAM采用双数据速率架构，在通用应用中可实现高达1866Mb/秒/引脚的高速双数据速率传输。它内部配置为八组DRAM。512Mb芯片组织为4Mbit x 16个I/O x 8组器件。 该芯片设计符合所有DDR3/3L DRAM关键特性，包括从DDR3L到DDR3的完全向后兼容。所有控制和地址输入与一对外部提供的差分时钟同步，输入在差分时钟交叉点（CK上升和CK#下降）锁存。所有I/O以源同步方式与差分DQS对同步。 DDR3L器件可使用单+1.35V -0.067V/+0.1V或+1.5V ±0.075V电源供电，DDR3器件使用单1.5V ±0.075V电源供电，所有器件均提供BGA封装。 DDR3/3L SDRAM是一种高速动态随机存取存储器，内部配置为八组DRAM。DDR3/3L SDRAM采用8n预取架构以实现高速操作。8n预取架构与接口相结合，可在I/O引脚每个时钟周期传输两个数据字。DDR3/3L SDRAM的单次读或写操作包括在内部DRAM核心进行一次8n位宽、四个时钟的数据传输，以及在I/O引脚进行两次相应的n位宽、半个时钟周期的数据传输。 对DDR3/3L SDRAM的读写操作是面向突发的，从选定位置开始，并按照编程序列以八个突发长度或四个“截断”突发长度继续。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要激活的组和行（BA0 - BA2选择组；A0 - A11选择行）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过A10），并在模式寄存器启用的情况下“即时”选择BC4或BL8模式（通过A12）。 在正常操作之前，DDR3/3L SDRAM必须以预定义方式上电并初始化。以下部分提供了有关器件复位和初始化、寄存器定义、命令描述和器件操作的详细信息。

• 符合JEDEC标准
• 可符合AEC - Q100标准
• 电源：VDD和VDDQ = +1.35V (1.283V ~ 1.45V)（仅DDR3L）
• 向后兼容VDD和VDDQ = +1.5V ±0.075V（DDR3或DDR3L）
• 工作温度范围：
  • 扩展测试（ET）：TC = 0 ~ 95°C
  • 工业级（IT）：TC = -40 ~ 95°C
  • 汽车级（AT）：TC = -40 ~ 105°C
• 支持JEDEC时钟抖动规范
• 全同步操作
• 快速时钟速率：667/800/933MHz
• 差分时钟，CK和CK#
• 双向差分数据选通 - DQS和DQS#
• 8个内部组，可并发操作
• 8n位预取架构
• 流水线内部架构
• 预充电和主动掉电
• 可编程模式和扩展模式寄存器
• 附加延迟（AL）：0，CL - 1，CL - 2
• 可编程突发长度：4，8
• 突发类型：顺序/交错
• 输出驱动器阻抗控制
• 平均刷新周期：
  • 8192周期/64ms（在 - 40°C ≤ Tc ≤ +85°C时为7.8us）
  • 8192周期/32ms（在 +85°C ≤ Tc ≤ +95°C时为3.9us）
  • 8192周期/16ms（在 +95°C ≤ Tc ≤ +105°C时为1.95us）
• 写电平调整
• ZQ校准
• 动态ODT（Rtt_Nom和Rtt_WR）
• 符合RoHS标准
• 自动刷新和自刷新
• 96球8×13×1.0mm FBGA封装
• 无铅和无卤