AS4C128M16D3L-12BAN
2Gb DDR3L DRAM高速数据传输
- 品牌名称
- Alliance Memory
- 商品型号
- AS4C128M16D3L-12BAN
- 商品编号
- C17204631
- 商品封装
- BGA-96(13x9)
- 包装方式
- 托盘
- 商品毛重
- 1.261克(g)
商品参数
| 属性 | 参数值 | |
|---|---|---|
| 商品目录 | DDR SDRAM | |
| 存储器构架(格式) | DDR3 SDRAM | |
| 时钟频率(fc) | 800MHz | |
| 存储容量 | 2Gbit | |
| 工作电压 | 1.283V~1.45V |
| 属性 | 参数值 | |
|---|---|---|
| 工作电流 | - | |
| 刷新电流 | - | |
| 工作温度 | -40℃~+105℃ | |
| 功能特性 | 写入均衡功能；自动自刷新；自动预充电功能；ZQ校准功能；异步复位功能；动态片上端接 |
商品概述
2Gb双数据速率3（DDR3L）动态随机存取存储器（DRAM）采用双数据速率架构以实现高速运行。它在内部配置为八存储体DRAM。 2Gb芯片被组织为16Mbit x 16个输入/输出（I/O）x 8存储体设备。这些同步设备在一般应用中可实现高达1600Mb/秒/引脚的高速双数据速率传输。 该芯片设计符合所有关键DDR3L DRAM特性，所有控制和地址输入与一对外部提供的差分时钟同步。输入在差分时钟的交叉点（CK上升和CK#下降）被锁存。所有I/O以源同步方式与差分DQS对同步。 这些设备使用单一的1.35V - 0.067V / +0.1V电源供电，并采用球栅阵列（BGA）封装。
DDR3L SDRAM是一种高速动态随机存取存储器，内部配置为八存储体DRAM。DDR3L SDRAM采用8n预取架构以实现高速运行。8n预取架构与一个设计用于在I/O引脚每个时钟周期传输两个数据字的接口相结合。DDR3L SDRAM的单次读或写操作包括在内部DRAM核心进行一次8n位宽、四个时钟的数据传输，以及在I/O引脚进行两次相应的n位宽、半个时钟周期的数据传输。 对DDR3L SDRAM的读写操作是突发式的，从选定位置开始，并按照编程序列持续进行长度为八的突发或长度为四的“截断”突发。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要激活的存储体和行（BA0 - BA2选择存储体；A0 - A13选择行）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过A10），并在模式寄存器启用的情况下“动态”选择BC4或BL8模式（通过A12）。 在正常操作之前，DDR3L SDRAM必须以预定义的方式上电并初始化。以下部分提供了有关设备复位和初始化、寄存器定义、命令描述和设备操作的详细信息。
商品特性
- 符合JEDEC标准
- 符合AEC - Q100标准
- 电源：VDD和VDDQ = 1.35V
- 向后兼容VDD和VDDQ = 1.5V ± 0.075V
- 汽车工作温度：-40°C ~ 105°C（TC）
- 支持JEDEC时钟抖动规范
- 全同步操作
- 快速时钟速率：800MHz
- 差分时钟，CK和CK#
- 双向差分数据选通 - DQS和DQS#
- 8个内部存储体用于并发操作
- 8n位预取架构
- 流水线内部架构
- 预充电和主动掉电
- 可编程模式和扩展模式寄存器
- 附加延迟（AL）：0、CL - 1、CL - 2
- 可编程突发长度：4、8
- 突发类型：顺序/交错
- 输出驱动器阻抗控制
- 每64ms 8192个刷新周期
- 平均刷新周期：7.8μs（-40°C ≤ TC ≤ +85°C）；3.9μs（+85°C < TC ≤ +105°C）
- 写电平调整
- ZQ校准
- 动态片上终端（Rtt_Nom和Rtt_WR）
- 符合RoHS标准
- 自动刷新和自刷新
- 96球9×13×1.2mm FBGA封装 - 无铅和无卤素