HMC7043LP7FE

HMC7043是一款高性能时钟缓冲器，用于为具有并行或串行（JESD204B类型）接口的高速数据转换器分配超低相位噪声参考信号。 HMC7043旨在满足多载波GSM和LTE基站设计的要求，并提供广泛的时钟管理和分配功能，以简化基带和射频卡时钟树设计。 HMC7043提供14个低噪声且可配置的输出，以便在与基站收发信机（BTS）系统中的许多不同组件（如数据转换器、本地振荡器、发射/接收模块、现场可编程门阵列（FPGA）和数字前端ASIC）接口时提供灵活性。HMC7043可根据JESD204B接口要求生成多达七对DCLK和SYSREF时钟。 系统设计人员可以生成较少数量的DCLK和SYSREF时钟对，并将其余输出信号路径配置为独立的相位和频率。DCLK和SYSREF时钟输出均可配置为支持不同的信号标准，包括CML、LVDS、LVPECL和LVCMOS，以及不同的偏置条件，以适应不同的电路板插入损耗。 HMC7043的独特特性之一是对14个通道中的每个通道进行独立灵活的相位管理。所有14个通道均具备频率和相位调整功能。输出还可以编程选择50 Ω或100 Ω的内部和外部端接选项。 HMC7043器件具有RF SYNC功能，可确定性地同步多个HMC7043器件，即确保所有时钟输出以相同的边沿开始。此操作通过确定性地重新设置嵌套的HMC7043或SYSREF控制单元/分频器的相位，然后以这个新相位重新启动输出分频器来实现。 HMC7043采用48引脚、7 mm×7 mm LFCSP封装，带有连接到地的裸露焊盘。

• 支持JEDEC JESD204B
• 低附加抖动：在2457.6 MHz（12 kHz至20 MHz）时<15 fs rms
• 极低噪声基底：在983.04 MHz时为−155.2 dBc/Hz
• 多达14个LVDS、LVPECL或CML类型的设备时钟（DCLK）
• CLKOUTx/CLKOUTx和SCLKOUTx/SCLKOUTx的最大频率为3200 MHz
• 兼容JESD204B的系统参考（SYSREF）脉冲
• 14个时钟输出通道中的每个通道均可独立编程25 ps模拟和%时钟输入周期数字延迟
• 通过SPI可编程调节噪声基底与功耗
• SYSREF有效中断，简化JESD204B同步
• 支持多个HMC7043器件的确定性同步
• RFSYNCIN引脚或SPI控制的SYNC触发，用于JESD204B输出同步
• GPIO报警/状态指示器，用于确定系统健康状况
• 时钟输入支持高达6 GHz
• 48引脚、7 mm×7 mm LFCSP封装

• JESD204B时钟生成
• 蜂窝基础设施（多载波GSM、LTE、W - CDMA）
• 数据转换器时钟
• 相控阵参考分配
• 微波基带卡