MT55L256V32PT-6IT

美光（Micron）的零总线 turnaround（ZBT）SRAM 系列采用高速、低功耗的 CMOS 设计，运用先进的 CMOS 工艺。美光的 8Mb ZBT SRAM 将 512K x 18、256K x 32 或 256K x 36 SRAM 内核与先进的同步外围电路和 2 位突发计数器集成在一起。这些 SRAM 针对 100%的总线利用率进行了优化，消除了从读到写或从写到读转换的任何周转周期。所有同步输入通过由正边沿触发的单时钟输入（CLK）控制的寄存器。同步输入包括所有地址、所有数据输入、芯片使能（CE#）、用于轻松扩展深度的两个额外芯片使能（CE2、CE2#）、周期开始输入（ADV/LD#）、同步时钟使能（CKE#）、字节写使能（BWa#、BWb#、BWc# 和 BWd#）以及读/写（R/W#）。异步输入包括输出使能（OE#，可接地以最小化控制信号）、时钟（CLK）和休眠使能（ZZ，如果未使用可接地）。还有一个突发模式引脚（MODE），用于在交错和线性突发模式之间进行选择。如果不使用突发模式，MODE 可以接高电平、低电平或不连接。由 OE# 使能的数据输出（Q）由 CLK 的上升沿锁存。写周期可以由写控制输入控制为 1 到 4 字节宽。所有读、写和取消选择周期由 ADV/LD# 输入启动。后续的突发地址可以由突发推进引脚（ADV/LD#）控制在内部生成。突发模式的使用是可选的。允许为每个单独的读和写周期提供一个地址。突发周期在从基地址进行第四次访问后循环。为了允许数据总线连续 100%使用，流水线 ZBT SRAM 使用后期写周期。例如，如果写周期在第一个时钟周期开始，地址在第一个上升沿出现。字节写需要在与地址相同的周期断言。与地址相关的数据需要在两个周期后，即第三个时钟周期的上升沿提供。地址和写控制在片上锁存以简化写周期。这允许自定时写周期。单个字节使能允许写入单个字节。在字节写周期期间，BWa# 控制 DQa 引脚；BWb# 控制 DQb 引脚；BWc# 控制 DQc 引脚；BWd# 控制 DQd 引脚。只有在加载地址时，即 ADV/LD# 为低电平时，才能定义周期类型。奇偶校验/ECC 位仅在 x36 版本中可用。美光的 8Mb ZBT SRAM 由 +3.3V VDD 电源供电，所有输入和输出与 LVTTL 兼容。用户可以选择 2.5V 或 3.3V I/O 版本。该器件非常适合需要高带宽和零总线周转延迟的系统。

• 高频和 100%的总线利用率
• 快速的周期时间：6ns、7.5ns 和 10ns
• 单 +3.3V ±5% 电源（VDD）
• 独立的 +3.3V 或 +2.5V 隔离输出缓冲电源（VDDQ）
• 先进的控制逻辑，实现最小的控制信号接口
• 单个字节写控制可接地
• 单个读/写（R/W#）控制引脚
• CKE# 引脚用于启用时钟和暂停操作
• 三个芯片使能，便于简单的深度扩展
• 时钟控制和寄存的地址、数据 I/O 和控制信号
• 内部自定时、完全连贯的写操作
• 内部自定时、寄存输出，无需控制 OE#
• 休眠模式，用于降低功耗待机
• 公共数据输入和数据输出
• 线性或交错突发模式
• 突发功能（可选）
• 引脚/功能与 2Mb、4Mb 和 18Mb ZBT SRAM 兼容
• 自动掉电
• 100 引脚 TQFP 封装
• 165 引脚 FBGA 封装
• 119 引脚 BGA 封装