MT55V512V36PT-6

美光的零总线反转（ZBT）SRAM系列采用高速、低功耗CMOS设计，运用先进的CMOS工艺。美光的18Mb ZBT SRAM将1M x 18、512K x 32或512K x 36 SRAM内核与先进的同步外围电路和2位突发计数器集成在一起。这些SRAM针对100%总线利用率进行了优化，消除了从读到写或从写到读转换的任何反转周期。所有同步输入都通过由正边沿触发的单时钟输入（CLK）控制的寄存器。同步输入包括所有地址、所有数据输入、芯片使能（CE#）、用于轻松进行深度扩展的两个额外芯片使能（CE2、CE2#）、周期开始输入（ADV/LD#）、同步时钟使能（CKE#）、字节写入使能（BWa#、BWb#、BWc#和BWd#）以及读/写（R/W#）。异步输入包括输出使能（OE#，为最小化控制信号可将其接地）、时钟（CLK）和休眠使能（ZZ，若未使用可将其接地）。还有一个突发模式引脚/球（MODE），用于在交错和线性突发模式之间进行选择。若不使用突发模式，MODE可接高电平、低电平或不连接。数据输出（Q）由OE#使能。写周期的宽度可以是1到4个字节，由写控制输入控制。所有读、写和取消选择周期都由ADV/LD#输入启动。后续的突发地址可以由突发推进引脚/球（ADV/LD#）控制在内部生成。突发模式的使用是可选的。允许为每个单独的读和写周期提供一个地址。突发周期在从基地址进行第四次访问后循环。为了允许数据总线连续100%使用，流水线ZBT SRAM使用后期写周期。地址和写控制在片上进行寄存以简化写周期。这允许自定时写周期。单个字节使能允许写入单个字节。该器件非常适合需要高带宽和零总线反转延迟的系统。

• 高频和100%总线利用率
• 单3.3V ± 5%或2.5V ± 5%电源
• 独立的3.3V ± 5%或2.5V ± 5%隔离输出缓冲电源（VDDQ）
• 先进的控制逻辑，实现最小控制信号接口
• 单个字节写入控制可接地
• 单个R/W#（读/写）控制引脚/球
• CKE#引脚/球，用于启用时钟和暂停操作
• 三个芯片使能，便于简单的深度扩展
• 时钟控制和寄存的地址、数据I/O和控制信号
• 内部自定时、完全连贯的写入
• 内部自定时、寄存输出，无需控制OE#
• 休眠模式，用于降低功耗待机
• 公共数据输入和数据输出
• 线性或交错突发模式
• 突发功能（可选）
• 引脚和球/功能与2Mb、4Mb和8Mb ZBT SRAM兼容