MT54V512H18AF-7.5
MT54V512H18AF-7.5
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- 品牌名称
- micron(镁光)
- 商品型号
- MT54V512H18AF-7.5
- 商品编号
- C6916964
- 商品封装
- FBGA-165(13x15)
- 包装方式
- 袋装
- 商品毛重
- 1克(g)
商品参数
| 属性 | 参数值 | |
|---|---|---|
| 商品目录 | 静态随机存取存储器(SRAM) | |
| 存储容量 | 9Mbit |
| 属性 | 参数值 | |
|---|---|---|
| 工作电压 | 2.4V~2.6V | |
| 功能特性 | 边界扫描(JTAG)功能 |
商品概述
美光的QDR（四倍数据速率）同步流水线突发SRAM采用高速、低功耗CMOS设计，运用先进的6T CMOS工艺。QDR架构包含两个独立的DDR（双倍数据速率）端口来访问存储阵列，读端口有专用数据输出支持读操作，写端口有专用数据输入支持写操作，此架构无需高速总线 turnaround。通过公共地址总线访问每个端口，读写地址分别在K和K#输入时钟的上升沿锁存。每个地址位置关联两个18位字，按顺序突发进出设备。由于数据可在所有时钟（K、K#、C和C#）的每个上升沿进出设备，因此可最大化存储带宽并简化系统设计。深度扩展通过每个端口的端口选择（读R#、写W#）实现，端口选择允许独立端口操作。所有同步输入通过由K或K#输入时钟上升沿控制的寄存器。低电平有效字节写（BW0#、BW1#）允许字节写选择。写数据和字节写在K和K#的上升沿寄存。每个两个突发内的寻址是固定且顺序的，从最低地址开始到最高地址结束。所有同步数据输出通过由输出时钟（若提供C和C#，否则为K和K#）上升沿控制的输出寄存器。四个引脚用于实现JTAG测试功能，JTAG电路用于与SRAM串行移位数据。SRAM由+2.5V电源供电，所有输入和输出与HSTL兼容，非常适合受益于高速、充分利用的DDR数据总线的应用。
商品特性
- 9Mb密度（512K x 18）
- 独立的读写数据端口，支持并发事务
- 100%总线利用率的DDR读写操作
- 高频操作，可向更高时钟频率迁移
- 时钟到有效数据时间快
- 全数据一致性，提供最新数据
- 双时钟周期突发计数器，适用于低DDR事务大小
- 读写端口双倍数据速率操作
- 两个输入时钟（K和K#），仅在时钟上升沿实现精确DDR定时
- 两个输出时钟（C和C#），用于精确飞行时间和时钟偏移匹配，时钟和数据一起传送到接收设备
- 单地址总线
- 简单控制逻辑，便于深度扩展
- 内部自定时、寄存写操作
- +2.5V核心和HSTL I/O
- 时钟停止功能
- 13mm x 15mm，1mm间距，11 x 15网格FBGA封装
- 用户可编程阻抗输出
- JTAG边界扫描
应用领域
- 高速数据处理
- 网络通信
- 数据存储
- 服务器系统
- 工业自动化