MK2069-04GILF

MK2069 - 04是一款基于压控晶体振荡器（VCXO）的时钟发生器，其特点是具有锁相环（PLL）输入参考分频器和反馈分频器，用户可在较宽的数值范围内进行选择。这使得它能够实现复杂的PLL倍频比，用于时钟频率标准之间的转换。 片上VCXO使用低至8 kHz或更低的鉴相器频率，产生稳定、低抖动的输出时钟。这意味着MK2069 - 04可以在具有低公分母的时钟频率之间进行转换，例如电信标准中常见的8 kHz帧时钟。MK2069 - 04还能对输入时钟进行抖动衰减，并且也能接受低输入频率。 该器件通过提供对所有主要PLL分频功能的访问，实现了用户可配置性的优化。由于配置是通过引脚选择的，因此无需在上电时进行编程。外部VCXO环路滤波器组件为用户提供了更高的可配置性。 MK2069 - 04包含一个锁定检测器（LD）输出，用作时钟状态监视器。清零（CLR）输入可实现与新选择的输入时钟相位的快速同步。 MK2069 - 04是一款基于锁相环（PLL）的时钟发生器，可生成与输入参考时钟同步的输出时钟。它包含两个级联的PLL，分频比可由用户选择。 第一个PLL基于VCXO，并使用外部可牵引晶体作为PLL正常“压控振荡器（VCO）”功能的一部分。即使在实现低PLL环路带宽时，使用VCXO也能确保低相位噪声的时钟源。当鉴相器处的输入参考频率较低，或者需要对输入参考进行抖动衰减时，就需要低环路带宽。 第二个PLL用于转换或倍频VCXO PLL的频率，其最大输出频率为27 MHz。这个第二个PLL，即转换PLL，使用片上VCO电路，可提供高达160 MHz的输出时钟。转换PLL使用高环路带宽（通常大于1 MHz）来确保VCO产生的时钟输出的稳定性。它需要一个稳定的高频输入参考，由VCXO提供。 两个PLL内部分频器模块的分频值通过器件引脚配置来设置。这使系统设计人员能够定义以下参数： • 输入时钟频率 • VCXO晶体频率 • VCLK输出频率 • RCLK输出频率，也是VCXO PLL的鉴相器频率。 • TCLK输出频率 任何未使用的时钟或逻辑输出都可以设置为三态，以减少对其他时钟输出的干扰（抖动、相位噪声）。为了系统测试的目的，输出也可以设置为三态。 外部组件用于配置VCXO PLL环路响应。这有助于最大化环路稳定性，并实现所需的输入时钟抖动衰减特性。

• 输入时钟频率：<1 kHz至170 MHz
• 输出时钟频率：500 kHz至160 MHz
• 时钟转换示例：T1（1.544 MHz）与E1（2.048 MHz）之间的转换；T3（44.736 MHz）与E3（34.368 MHz）之间的转换；OC - 3（155.52 MHz）与T1（1.544 MHz）之间的转换；CCIR - 601（27 MHz）与SMPTE 274M（74.125 MHz）之间的转换
• VCXO电路对输入时钟进行抖动衰减。抖动传输特性可通过外部环路滤波器组件的选择由用户配置。
• 低抖动和低相位噪声产生。
• PLL锁定状态输出
• PLL清零功能允许无缝同步到改变后的输入时钟相位
• 第二个PLL将VCXO PLL输出（VCLK）的频率转换为更高或替代的输出频率（TCLK）。
• 在没有输入时钟的情况下，器件将基于VCXO频率自由运行。
• 56引脚TSSOP封装
• 单3.3 V电源供电
• 5 V容限时钟输入
• 无铅（Pb）封装