EPS448JC-25

EPS448 EPLD是一款特定功能、用户可配置的独立微序列器（SAM）。它有28引脚开窗陶瓷和OTP塑料J形引脚芯片载体，以及300密耳开窗陶瓷DIP封装可供选择。 每个EPS448器件的片上EPROM（最多48个字）与分支控制逻辑、流水线寄存器、堆栈和循环计数器集成在一起。这种通用的微码架构可以高效地实现从状态机到波形生成应用等广泛的高性能控制器。 1.2微米CMOS EPROM技术使EPS448 EPLD能够在30 MHz时钟频率下运行，同时仍受益于低CMOS功耗。这项技术还便于进行100%通用测试，从而无需进行编程后测试。 Altera的SAM + PLUS软件为EPS448设计提供设计输入、逻辑优化和功能仿真。使用SAM + PLUS，设计可以以状态机或微码格式输入。该软件自动执行逻辑最小化和设计适配。然后，设计人员可以对设计进行仿真或直接对其进行编程，以创建定制的可用芯片。使用标准的Altera编程硬件和LogicMap II软件，编程只需几分钟。新用户可以购买包含编程硬件的完整PLDS - SAM开发系统；PLS - SAM是适用于现有Altera系统的纯软件包。

• 用户可配置的独立微序列器（SAM），用于实现高性能控制器
• 片上可重编程微码EPROM，深度可达448个字
• 15×8位堆栈
• 循环计数器
• 优先多路控制分支
• 8个通用分支控制输入和16个通用控制输出
• 可级联以扩展输出或状态数量
• 低功耗CMOS技术
• 提供28引脚、300密耳开窗陶瓷双列直插式封装（CerDIP）以及28引脚开窗陶瓷和一次性可编程（OTP）塑料J形引脚芯片载体（JLCC和PLCC）
• 时钟频率高达30 MHz
• 借助SAM ± PLUS设计工具提供高级支持，包括Altera状态机输入语言（ASMILE）、汇编语言（ASM）、SAM设计处理器（SDP）和SAMSIM功能仿真器。

• 可编程序列发生器（即状态机）
• 总线和内存控制功能
• 图形和DSP算法控制器
• 其他高性能控制逻辑