UPD30541GD-200-WML-A

VR5432ä 微处理器为低成本嵌入式设计带来了全新的高端性能水平。该处理器作为 VR Seriesä 微处理器家族的一员，工作频率为 167 MHz 或 200 MHz，并采用门控时钟、最小化切换技术和特殊电路设计以保持低功耗。其对称双发射流水线配备六个独立执行单元，可执行算术逻辑单元 (ALU)、浮点或循环移位指令的任意组合，同时 32 KB 指令和数据缓存实现了缓存行锁定，以确保关键代码和数据常驻缓存。多重待处理读事务允许同时填充两个缓存，为处理器持续提供稳定的指令和数据流。通过一个 48 项双条目共享指令/数据转换后备缓冲器 (TLB) 以及两个独立的四条目微 TLB（分别用于指令和数据），优化了对虚拟内存地址访问的映射。

• 具备六个独立单元的双发射超标量流水线
• 独立的 32 KB 两路组相联指令和数据缓存，支持缓存行锁定和奇偶校验
• 两个统一的 64 位整数/浮点单元，每个单元均配备 64 位桶式移位器
• 高速工作频率：在 167 MHz 下达到 316 Dhrystone MIPS；在 200 MHz 下达到 377 Dhrystone MIPS
• 32 位系统总线：在 167 MHz 下 SysAD 总线速度为 83 MHz；在 200 MHz 下 SysAD 总线速度为 100 MHz
• 通过 JTAG、N-wire 和 N-trace 功能实现片上调试
• 低功耗：在 167 MHz 下典型功耗为 1.8 瓦；在 200 MHz 下典型功耗为 2.1 瓦
• 64 位架构，配备 32 位多路复用地址/数据总线接口
• 符合 MIPS IV 规范的指令集架构
• MIPS 架构扩展：用于快速 DSP 支持的整数乘累加指令及其他基于寄存器的乘法变体；用于快速 32 位和 64 位字符串操作的整数循环移位指令；用于快速 8×8 位图像和多媒体处理的打包数据向量操作；用于更好缓存管理的缓存行锁定指令（两个缓存均支持）

• 数字机顶盒
• 互联网设备
• 办公自动化设备