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一款集成的1394a - 2000 OHCI物理层/链路层控制器（LLC）设备，完全符合PCI本地总线规范、PCI总线电源管理接口规范、IEEE Std 1394 - 1995、IEEE Std 1394a - 2000以及1394开放式主机控制器接口规范。它能够在33 MHz的PCI总线和1394总线之间以100 Mbps、200 Mbps和400 Mbps的速率传输数据。该设备提供两个具有独立电缆偏置（TPBIAS）的1394端口。它还支持IEEE Std 1394a - 2000针对电池供电应用的掉电功能和仲裁增强功能。

内部控制寄存器采用内存映射方式，且不可预取。PCI配置头通过PCI指定的配置周期进行访问，提供即插即用（PnP）兼容性。它符合PC 2001设计指南要求中规定的PCI总线电源管理接口规范，支持D0、D1、D2和D3电源状态。

该设计支持PCI总线主突发传输，连接到内存控制器后，能够以132 MB/s的速率传输一个高速缓存行的数据。由于PCI延迟可能较大，因此提供了深度FIFO来缓冲1394数据。

它提供物理写后处理缓冲区和高度优化的物理数据路径，以实现SBP - 2性能。还提供多个等时上下文、多个高速缓存行突发传输、先进的内部仲裁和总线保持缓冲区。

先进的CMOS工艺实现了低功耗，并允许其在高达33 MHz的PCI时钟速率下运行。

物理层提供了在基于电缆的1394网络中实现双端口节点所需的数字和模拟收发器功能。每个电缆端口包含两个差分线路收发器。收发器包括用于监测线路状况的电路，这些线路状况用于确定连接状态、初始化和仲裁以及数据包的接收和传输。

物理层仅需要一个外部24.576 MHz的晶体作为电缆端口的参考。也可以提供外部时钟代替晶体。内部振荡器驱动内部锁相环（PLL），生成所需的393.216 MHz参考信号。该参考信号在内部进行分频，以提供控制出站编码选通信号和数据信息传输的时钟信号。一个49.152 MHz的时钟信号被提供给集成的LLC用于同步，并用于对接收到的数据进行重新同步。

通过电缆端口传输的数据位从集成的LLC接收，并在内部与49.152 MHz系统时钟同步锁存。这些数据位被串行组合、编码，并以98.304 Mbps、196.608 Mbps或393.216 Mbps（分别称为S100、S200或S400速度）的速率作为出站数据选通信息流进行传输。在传输过程中，编码后的数据信息在双绞线B（TPB）电缆对上进行差分传输，编码后的选通信息在双绞线A（TPA）电缆对上进行差分传输。

• 完全符合IEEE Std 1394 - 1995高性能串行总线和IEEE Std 1394a - 2000的规定
• 与IEEE Std 1394的FireWire和i.LINK实现完全互操作
• 符合英特尔2000年移动电源指南
• 全面支持IEEE Std 1394a - 2000，包括：连接去抖、仲裁短复位、多速率级联、仲裁加速、快速级联以及端口禁用/暂停/恢复
• 掉电功能可在电池供电应用中节省能源，包括：暂停期间自动设备掉电、链路层的PCI电源管理以及非活动端口掉电
• 超低功耗睡眠模式
• 两个完全符合IEEE Std 1394a - 2000的电缆端口，速率为100 Mbps、200 Mbps和400 Mbps
• 电缆端口监测线路状况，以实现与远程节点的主动连接
• 电缆电源存在监测
• 每个端口具有独立的电缆偏置（TPBIAS）
• 1.8 V核心逻辑，通用PCI接口与3.3 V和5 V PCI信号环境兼容
• 最多三个未完成事务的物理写后处理
• PCI突发传输和深度FIFO，以容忍较大的主机延迟
• PCI_CLKRUN协议
• 外部周期定时器控制，用于自定义同步
• 扩展恢复信号，以与旧版DV组件兼容
• 物理层 - 链路层逻辑执行系统初始化和仲裁功能
• 物理层 - 链路层包含数据选通位级编码的编码和解码功能
• 物理层 - 链路层将传入数据重新同步到本地时钟
• 低成本的24.576 MHz晶体可实现100 Mbps、200 Mbps和400 Mbps的收发数据
• 节点电源类信息信号，用于系统电源管理
• 串行ROM接口支持两线串行EEPROM设备
• 两个通用I/O
• 寄存器位允许软件控制竞争位、电源类位、链路活动控制位和IEEE Std 1394a - 2000功能
• 采用先进的低功耗CMOS工艺制造
• 支持PCI和CardBus寄存器
• 等时接收双缓冲模式
• 异步传输请求的乱序流水线处理
• 当物理层SCLK未激活时，寄存器访问失败中断
• PCI电源管理D0、D1、D2和D3电源状态
• 初始可用带宽和初始可用通道寄存器
• 按照1394开放式主机控制器接口规范支持PME