CY25561SXC

CY25561是一款扩频时钟发生器（SSCG）集成电路，用于降低当今高速数字电子系统中的电磁干扰（EMI）。 CY25561采用赛普拉斯（Cypress）专有的锁相环（PLL）和扩频时钟（SSC）技术，对参考时钟的输入频率进行合成和调频。通过这种方式，可降低时钟（SSCLK）基频和谐波频率处测得的电磁干扰。 这种辐射能量的降低可显著降低满足法规要求的成本和产品上市时间，同时不影响系统性能。 CY25561使用起来非常简单且用途广泛。频率和扩频百分比范围可通过对S0和S1数字输入进行编程来选择。这些输入使用三种逻辑状态，包括高（H）、低（L）和中（M）逻辑电平，以选择九个可用扩频百分比范围之一。 CY25561适用于参考频率在50至166 MHz范围内的应用。 通过在S0和S1数字控制输入使用三电平（高、低和中）逻辑，可实现广泛的数字可选扩频百分比。 输出扩频（调频）以输入频率为中心对称分布。 扩频时钟控制（SSCC）功能可启用或禁用频率扩展，便于在电磁干扰测试期间比较系统性能。 CY25561采用八引脚SOIC封装，工作温度范围为0 ℃至70 ℃。

• 工作频率范围：50至166 MHz
• 扩频选择范围广：9种
• 支持时钟和晶体输入
• 低功耗：66 MHz时典型值为70 mW
• 频率扩展禁用功能
• 中心扩频调制
• 低周期抖动
• 八引脚SOIC封装