CYP15G0201DXB-BBXI

CYP(V)15G0201DXB双通道HOTLink II收发器是一种点对点或点对多点通信模块，允许通过高速串行链路（光纤、平衡和非平衡铜质传输线）传输数据，每个串行链路的信令速率范围为195 - 1500 MBaud。 CYV15G0201DXB符合EG34 - 1999病理测试要求中的SMPTE 259M和SMPTE 292M标准。 两个通道可以组合使用，以便在长距离传输宽总线数据时，无需过多担心时钟相位偏移或链路延迟问题。每个发送通道在输入寄存器中接收并行字符，对每个字符进行编码以便传输，并将其转换为串行数据。每个接收通道接收串行数据并将其转换为并行数据，将数据解码为字符，并将这些字符输出到输出寄存器。 作为第二代HOTLink设备，CYP(V)(W)15G0201DXB扩展了HOTLink系列，具有更高的集成度和更快的数据速率，同时保持与其他HOTLink设备的串行链路兼容性（数据、命令和BIST）。 CYP(V)(W)15G0201DXB双HOTLink II的发送（TX）部分由两个字节宽的通道组成，这些通道可以独立运行，也可以绑定在一起形成更宽的总线。每个通道可以接收8位数据字符或预编码的10位传输字符。数据字符从发送输入寄存器传递到嵌入式8B/10B编码器，以改善其串行传输特性。然后，这些编码后的字符被串行化，并通过双正ECL（PECL）兼容差分传输线驱动器以输入参考时钟的10倍或20倍比特率输出。 CYP(V)(W)15G0201DXB双HOTLink II的接收（RX）部分由两个字节宽的通道组成，这些通道可以独立运行，也可以同步绑定以获得更高的带宽。每个通道从两个PECL兼容差分线路接收器之一接收串行比特流，并使用完全集成的PLL时钟同步器恢复数据重建所需的时序信息。每个恢复的比特流被反串行化并帧化为字符，进行8B/10B解码，并检查传输错误。恢复的解码字符随后被写入内部弹性缓冲器，并输出到目标主机系统。对于在并行接口处提供外部编码或加扰数据的系统，可以绕过集成的8B/10B编码器/解码器。 对于使用比单字节更宽总线的系统，两个独立的接收路径可以绑定在一起，以便通过一个两字节宽（16位）的路径同步传输数据。 并行I/O接口可以配置为多种时钟模式，以在系统架构中提供最高的灵活性。除了从多个源之一为发送路径接口提供时钟外，接收接口可以配置为相对于恢复时钟或本地参考时钟呈现数据。 每个发送和接收通道都包含独立的内置自测试（BIST）模式发生器和校验器。这种BIST硬件允许对每个发送和接收部分以及互连链路中的高速串行数据路径进行全速测试。

• 第二代HOTLink技术
• 符合多种标准 — ESCON、DVB - ASI、光纤通道和千兆以太网（IEEE802.3z） — CPRI兼容 — CYW15G0201DXB符合OBSAI - RP3标准 — CYV15G0201DXB符合SMPTE 259M和SMPTE 292M标准 — 8B/10B编码或10位未编码数据
• 双通道收发器的串行数据速率范围为195至1500 MBaud — CYW15G0201DXB的串行数据速率范围为195至1540 MBaud — 总吞吐量为6 Gbits/秒
• 可选奇偶校验/生成
• 可选双通道绑定选项 — 一个16位通道
• 支持多字节偏移的偏斜对齐
• 可选输入/输出时钟选项
• 多帧接收成帧器 — 比特和字节对齐 — 逗号或完整K28.5检测 — 用于字节对齐的单字节或多字节成帧器 — 低延迟选项
• 同步LVTTL并行接口
• 内部锁相环（PLL），无需外部PLL组件
• 发送路径中可选相位对齐缓冲器
• 接收路径中可选弹性缓冲器
• 每个通道有双差分PECL兼容串行输入 — 内部直流恢复
• 每个通道有双差分PECL兼容串行输出 — 针对50Ω传输线进行源匹配 — 无需外部偏置电阻 — 信令速率控制的边沿速率
• 与以下设备兼容 — 光纤模块 — 铜缆 — 电路板走线
• JTAG边界扫描
• 用于全速链路测试的内置自测试（BIST）
• 每通道链路质量指示器 — 模拟信号检测 — 数字信号检测
• 典型功耗低，3.3V时为1.8W
• 单3.3V电源
• 196球BGA封装
• 提供无铅封装选项
• 0.25μ BiCMOS技术