CY7C1245KV18-400BZXI

CY7C1243KV18和CY7C1245KV18是1.8V同步流水线静态随机存取存储器（SRAM），采用QDR II+架构。与QDR II架构类似，QDR II+架构由两个独立端口组成：读端口和写端口，用于访问存储阵列。读端口有专用数据输出以支持读操作，写端口有专用数据输入以支持写操作。QDR II+架构具有独立的数据输入和输出，完全消除了通用输入/输出设备中存在的数据总线“转向”需求。每个端口通过公共地址总线访问。读地址和写地址在输入（K）时钟的交替上升沿锁存。对QDR II+读端口和写端口的访问彼此完全独立。为了最大化数据吞吐量，读端口和写端口都配备了双倍数据速率（DDR）接口。每个地址位置关联四个18位字（CY7C1243KV18）或36位字（CY7C1245KV18），它们按顺序突发进入或离开设备。由于数据在两个输入时钟（K和K上划线）的每个上升沿进出设备，因此在消除总线“转向”的同时，最大化了内存带宽并简化了系统设计。深度扩展通过端口选择实现，使每个端口能够独立运行。所有同步输入通过由K或K上划线输入时钟控制的输入寄存器，所有数据输出通过由K或K上划线输入时钟控制的输出寄存器。写操作通过片上同步自定时写电路进行。

• 独立的读写数据端口
• 支持并发事务
• 450 MHz时钟，实现高带宽
• 四字突发，降低地址总线频率
• 读写端口均采用双倍数据速率（DDR）接口（在450 MHz时数据传输速率为900 MHz）
• 2.0个时钟周期延迟
• 两个输入时钟（K和K上划线），实现精确的DDR时序
• SRAM仅使用上升沿
• 回波时钟（CQ和CQ上划线）简化高速系统中的数据捕获
• 数据有效引脚（QVLD）指示输出端的有效数据
• 单个复用地址输入总线锁存读写端口的地址输入
• 独立的端口选择，用于深度扩展
• 内部同步自定时写操作
• 当DOFF上划线置为高电平时，QDR II+以2.0个周期的读延迟运行
• 当DOFF置为低电平时，其操作类似于具有1个周期读延迟的QDR I设备
• 提供×18和×36配置
• 全数据一致性，提供最新数据
• 核心VDD = 1.8 V ± 0.1 V；输入/输出VDDQ = 1.4 V至VDD
• 支持1.5 V和1.8 V输入/输出电源
• HSTL输入和可变驱动HSTL输出缓冲器
• 采用165球FBGA封装（13 × 15 × 1.4 mm）
• 提供无铅和含铅封装
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL），实现精确的数据定位