CY7C1411KV18-300BZC

CY7C1411KV18、CY7C1426KV18、CY7C1413KV18和CY7C1415KV18是1.8V同步流水线静态随机存取存储器（SRAM），采用QDR II架构。QDR II架构由两个独立端口组成：读端口和写端口，用于访问存储阵列。读端口有专用数据输出以支持读操作，写端口有专用数据输入以支持写操作。QDR II架构具有独立的数据输入和数据输出，完全消除了通用输入/输出设备中数据总线“反转”的需求。每个端口可通过公共地址总线访问。读写地址在输入（K）时钟的交替上升沿锁存。对QDR II读写端口的访问彼此独立。为了最大化数据吞吐量，读写端口均配备双倍数据速率（DDR）接口。每个地址位置关联四个8位字（CY7C1411KV18）、9位字（CY7C1426KV18）、18位字（CY7C1413KV18）或36位字（CY7C1415KV18），这些字会顺序突发进入或离开设备。由于数据可以在两个输入时钟（K和K上划线、C和C上划线）的每个上升沿进出设备，因此在简化系统设计的同时，通过消除总线“反转”来最大化存储带宽。深度扩展通过端口选择实现，使每个端口能够独立运行。所有同步输入通过由K或K上划线输入时钟控制的输入寄存器。所有数据输出通过由C或C上划线（或在单时钟域中的K或K上划线）输入时钟控制的输出寄存器。写入操作通过片上同步自定时写入电路进行。

• 独立的读写数据端口
• 支持并发事务
• 333 MHz时钟，实现高带宽
• 四字突发，降低地址总线频率
• 读写端口均采用双倍数据速率（DDR）接口（数据在333 MHz时以666 MHz传输）
• 两个输入时钟（K和K上划线），实现精确的DDR时序
• SRAM仅使用上升沿
• 两个用于输出数据的输入时钟（C和C上划线），以最小化时钟偏移和传输时间不匹配
• 回波时钟（CQ和CQ上划线）简化高速系统中的数据捕获
• 单个复用地址输入总线锁存读写端口的地址输入
• 独立的端口选择，用于深度扩展
• 同步内部自定时写入
• 当DOFF上划线置为高电平时，QDR II的读延迟为1.5个周期
• 当DOFF置为低电平时，其操作类似于读延迟为1个周期的QDR I设备
• 提供×8、×9、×18和×36配置
• 完全的数据一致性，提供最新数据
• 核心VDD = 1.8 V（±0.1 V）；输入/输出VDDQ = 1.4 V至VDD
• 支持1.5 V和1.8 V输入/输出电源
• 采用165球FBGA封装（13 × 15 × 1.4 mm）
• 提供无铅和含铅封装
• 可变驱动HSTL输出缓冲器
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL），用于精确的数据定位